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    半导体装置及其制造方法
    1.
    发明公开
    半导体装置及其制造方法 无效

    公开(公告)号：CN111668206A

    公开(公告)日：2020-09-15

    申请号：CN201910670829.5

    申请日：2019-07-23

    Applicant: 东芝存储器株式会社

    Inventor： 内山泰宏 ,  荒井伸也 ,  坂田晃一 ,  冨松孝宏

    IPC: H01L25/18 ,  H01L21/60 ,  H01L23/482 ,  H01L23/48

    Abstract: 实施方式提供一种能够抑制经由衬底表面的漏电流产生的半导体装置及其制造方法。根据一实施方式，半导体装置具备第1芯片，所述第1芯片具有：第1衬底；第1晶体管，设置在所述第1衬底上；以及第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接。所述装置还具备第2芯片，所述第2芯片具有：第2焊垫，设置在所述第1焊垫上；第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。

    半导体存储装置
    2.
    发明公开
    半导体存储装置 有权

    公开(公告)号：CN110416220A

    公开(公告)日：2019-11-05

    申请号：CN201910102651.4

    申请日：2019-02-01

    Applicant: 东芝存储器株式会社

    Inventor： 永岛贤史 ,  中冢圭祐 ,  荒井史隆 ,  荒井伸也 ,  内山泰宏

    IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  G11C16/26

    Abstract: 本发明涉及半导体存储装置。实施方式的半导体存储装置具备：第1及第2信号线；设置在第1及第2信号线之间的第1绝缘层；第1及第2布线层；对第1信号线与第1布线层之间、以及第2信号线与第2布线层之间分别施加电压来存储信息的第1及第2存储单元；设置在第1及第2信号线上的第1导电层；第3及第4布线层；设置在第1导电层上的第3及第4信号线；设置在第3及第4信号线之间的第2绝缘层；以及对第3信号线与第3布线层之间以及第4信号线与第4布线层之间分别施加电压来存储信息的第3及第4存储单元。

    半导体存储装置
    3.
    发明公开
    半导体存储装置 有权 转让

    公开(公告)号：CN107818981A

    公开(公告)日：2018-03-20

    申请号：CN201710069713.7

    申请日：2017-02-08

    Applicant: 东芝存储器株式会社

    Inventor： 荒井伸也

    IPC: H01L27/115 ,  H01L27/11551 ,  G11C16/02

    CPC classification number: H01L27/11582 ,  H01L27/115 ,  G11C16/02 ,  H01L27/11551

    Abstract: 本发明的半导体存储装置具备：第1电极层，设置于导电层上；第2电极层，设置于所述导电层与所述第1电极层之间；第1绝缘层，设置于所述第1电极层与所述第2电极层之间；以及导电性的支柱层，在从所述导电层朝向所述第1电极层的第1方向上，贯通第1电极层、所述第2电极层及所述第1绝缘层而延伸。所述支柱层的贯通所述第1绝缘层的部分的外周具有沿着所述导电层的表面的第2方向上的第1宽度，所述支柱层的贯通所述第2电极层的部分的外周具有所述第2方向上的第2宽度，且所述第2宽度比所述第1宽度宽。

    半导体装置及其制造方法
    5.
    发明公开
    半导体装置及其制造方法 有权

    公开(公告)号：CN111681988A

    公开(公告)日：2020-09-18

    申请号：CN201910709555.6

    申请日：2019-08-01

    Applicant: 东芝存储器株式会社

    Inventor： 饭岛纯 ,  田上政由 ,  荒井伸也 ,  冨松孝宏

    IPC: H01L21/768 ,  H01L23/538 ,  H01L27/11551 ,  H01L27/11578

    Abstract: 实施方式提供一种能够使采用了贴合技术的半导体装置中接合垫的配置或配线呈现更好的形态的半导体装置及其制造方法。根据一个实施方式，半导体装置具备第1芯片，该第1芯片具有：第1衬底；控制电路，设置在所述第1衬底上；及第1焊垫，设置在所述控制电路的上方，且电连接于所述控制电路。所述装置还具备第2芯片，该第2芯片具有：第2焊垫，设置在所述第1焊垫上；插塞，设置在所述第2焊垫的上方，沿着第1方向延伸，且包含距离所述第1衬底越远则与所述第1方向正交的截面上的直径越大的部分；及接合垫，设置在所述插塞上，与所述第1方向交叉，且通过所述插塞与所述第2焊垫电连接。

    半导体装置及其制造方法
    7.
    发明公开
    半导体装置及其制造方法 无效

    公开(公告)号：CN107195632A

    公开(公告)日：2017-09-22

    申请号：CN201610772893.0

    申请日：2016-08-30

    Applicant: 东芝存储器株式会社

    Inventor： 石田贵士 ,  藤木润 ,  荒井伸也 ,  荒井史隆 ,  青地英明 ,  藤井光太郎

    IPC: H01L27/115

    Abstract: 本申请的发明涉及一种半导体装置及其制造方法。实施方式的半导体装置包含第1配线部、第1导电型的第1半导体区域、积层体、柱状部、多个第1绝缘部、及多个半导体区域列。第1配线部隔着第1绝缘膜设置在衬底上。第1半导体区域隔着第2绝缘膜设置在第1配线部上。积层体设置在第1半导体区域上。积层体包含交替地积层的多个第3绝缘膜及多个电极层。柱状部设置在积层体内。柱状部包含半导体主体及电荷累积膜。多个第1绝缘部设置在积层体内。多个第1绝缘部与第1半导体区域相接。多个半导体区域列设置在第1半导体区域内。多个半导体区域列分别包含相互分离的第2导电型的多个第2半导体区域。多个第2半导体区域设置在多个第1绝缘部的下方，且沿着第1绝缘部在第1方向上排列。多个第2半导体区域与第1配线部电连接。

    半导体存储装置
    8.
    发明授权
    半导体存储装置 有权 转让

    公开(公告)号：CN107818981B

    公开(公告)日：2021-10-15

    申请号：CN201710069713.7

    申请日：2017-02-08

    Applicant: 东芝存储器株式会社

    Inventor： 荒井伸也

    IPC: H01L27/11563 ,  H01L27/11551 ,  G11C16/02

    Abstract: 本发明的半导体存储装置具备：第1电极层，设置于导电层上；第2电极层，设置于所述导电层与所述第1电极层之间；第1绝缘层，设置于所述第1电极层与所述第2电极层之间；以及导电性的支柱层，在从所述导电层朝向所述第1电极层的第1方向上，贯通第1电极层、所述第2电极层及所述第1绝缘层而延伸。所述支柱层的贯通所述第1绝缘层的部分的外周具有沿着所述导电层的表面的第2方向上的第1宽度，所述支柱层的贯通所述第2电极层的部分的外周具有所述第2方向上的第2宽度，且所述第2宽度比所述第1宽度宽。

    半导体装置及其制造方法
    10.
    发明授权
    半导体装置及其制造方法 有权 转让

    公开(公告)号：CN108511511B

    公开(公告)日：2021-06-29

    申请号：CN201710684537.8

    申请日：2017-08-11

    Applicant: 东芝存储器株式会社

    Inventor： 荒井伸也

    IPC: H01L29/06 ,  H01L29/792 ,  H01L21/336

    Abstract: 一种半导体装置及其制造方法。本发明的实施方式提供能够缩短从半导体主体中的与源层相接触的侧壁部到源层之上的栅层的距离的半导体装置及其制造方法。实施方式的半导体装置的栅层(80)被设置在源层(SL)与层叠体(100)之间，比电极层(70)1层的厚度厚。半导体主体(20)具有在层叠体(100)内、栅层(80)内以及半导体层(13)内在层叠体(100)的层叠方向上延伸且与半导体层(13)相接触的侧壁部(20a)。半导体主体(20)不与电极层(70)以及栅层(80)相接触。

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