公开(公告)号：CN108573933B

公开(公告)日：2021-09-24

申请号：CN201710650755.X

申请日：2017-08-02

Applicant: 东芝存储器株式会社

Inventor： 唐金祐次 ,  福田昌利 ,  本间庄一 ,  三浦正幸 ,  小牟田直幸 ,  赤羽由佳 ,  尾山幸史

IPC: H01L23/31 ,  H01L21/56

Abstract: 本发明的实施方式提供一种更有效率地利用树脂将半导体芯片积层体密封而成的半导体装置及其制造方法。实施方式的半导体装置具备：配线衬底，具有第1面；芯片积层体，位于所述第1面上，且包含第1半导体芯片、设置在所述第1半导体芯片与所述第1面之间且具有贯通电极的第2半导体芯片、及设置在所述第2半导体芯片与所述第1面之间的第3半导体芯片；第1树脂，位于所述第1面与所述第3半导体芯片之间且与所述第1面及所述第3半导体芯片相接；以及第2树脂，位于所述第2半导体芯片与所述第1面之间，与所述第2半导体芯片及所述第1面相接并将所述芯片积层体密封，且材料与所述第1树脂不同。

公开(公告)号：CN108573933A

公开(公告)日：2018-09-25

申请号：CN201710650755.X

申请日：2017-08-02

Applicant: 东芝存储器株式会社

Inventor： 唐金祐次 ,  福田昌利 ,  本间庄一 ,  三浦正幸 ,  小牟田直幸 ,  赤羽由佳 ,  尾山幸史

IPC: H01L23/31 ,  H01L21/56

Abstract: 本发明的实施方式提供一种更有效率地利用树脂将半导体芯片积层体密封而成的半导体装置及其制造方法。实施方式的半导体装置具备：配线衬底，具有第1面；芯片积层体，位于所述第1面上，且包含第1半导体芯片、设置在所述第1半导体芯片与所述第1面之间且具有贯通电极的第2半导体芯片、及设置在所述第2半导体芯片与所述第1面之间的第3半导体芯片；第1树脂，位于所述第1面与所述第3半导体芯片之间且与所述第1面及所述第3半导体芯片相接；以及第2树脂，位于所述第2半导体芯片与所述第1面之间，与所述第2半导体芯片及所述第1面相接并将所述芯片积层体密封，且材料与所述第1树脂不同。