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公开(公告)号：CN108630279A
公开(公告)日：2018-10-09
申请号：CN201710622543.0
申请日：2017-07-27
Applicant: 东芝存储器株式会社
CPC classification number: G11C16/08 , G11C16/0483 , G11C16/26 , G11C16/30
Abstract: 本发明的实施方式提供一种意在缩短读出时间的半导体存储装置。半导体存储装置具备：第一存储单元(MT)，电连接在第一位线(BL)及第一字线(WL)；第二存储单元(MT)，电连接在第二位线(BL)及所述第一字线；以及第一电路(42)，对所述第一字线施加电压。所述第一电路在所述第一存储单元的读出中，对所述第一字线供给第一电压(VA)，在所述第二存储单元的读出中，对所述第一字线供给比所述第一电压大的第二电压(VK1)。
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公开(公告)号：CN107516541B
公开(公告)日：2020-12-01
申请号：CN201610703497.2
申请日：2016-08-22
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包括第1存储单元(MT)、连接于第1存储单元的第1位线(BL)、及连接于第1位线(BL)的第1读出放大器(SAU)。第1读出放大器(SAU)包含：第1节点(SEN)，根据第1存储单元(MT)的数据向第1位线(BL)传输电荷；第1电容元件(27)，连接于第1节点(SEN)；及第1静态锁存电路(SCU)，连接于第1节点(SEN)，保存第1节点的数据。
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公开(公告)号：CN111128285A
公开(公告)日：2020-05-08
申请号：CN201910561428.6
申请日：2019-06-26
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种能够缩短读出动作的期间的半导体存储装置。一种实施方式的半导体存储装置具备第1存储单元晶体管、连接在所述第1存储单元晶体管的第1端的位线、连接在所述第1存储单元晶体管的第2端的源极线、及控制电路。所述控制电路配置为：在从所述第1存储单元晶体管进行读出动作时，在第1期间，对所述位线施加第1电压，在所述第1期间之后的第2期间，对所述位线施加大于所述第1电压的第2电压，并且对所述源极线施加小于所述第1电压的第3电压，在所述第2期间之后的第3期间，感测所述第1存储单元晶体管的数据。
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公开(公告)号：CN111354400A
公开(公告)日：2020-06-30
申请号：CN201910603451.7
申请日：2019-07-05
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种能够使读出动作高速化的半导体存储装置。实施方式的半导体存储装置具备：位线(BL)，连接于存储单元；节点(SEN)，电连接于位线(BL)；驱动器(T10)及(T4)，将节点(SEN)充电至第一电压；数据锁存电路(SDL)，基于节点(SEN)的电压，存储数据；数据总线(DBUS)，电连接于数据锁存电路(SDL)；晶体管(T7)，连接于节点(SEN)与数据总线(DBUS)之间；及数据锁存电路(XDL)，电连接于数据总线(DBUS)。数据锁存电路(SDL)连接于驱动器(T10)及(T4)的输入端。基于数据锁存电路(SDL)中存储的数据，驱动器(T10)及(T4)对数据总线(DBUS)的电压进行释放或充入。
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Patent Agency Ranking
公开(公告)号：CN107516541A
公开(公告)日：2017-12-26
申请号：CN201610703497.2
申请日：2016-08-22
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包括第1存储单元(MT)、连接于第1存储单元的第1位线(BL)、及连接于第1位线(BL)的第1读出放大器(SAU)。第1读出放大器(SAU)包含：第1节点(SEN)，根据第1存储单元(MT)的数据向第1位线(BL)传输电荷；第1电容元件(27)，连接于第1节点(SEN)；及第1静态锁存电路(SCU)，连接于第1节点(SEN)，保存第1节点的数据。
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公开(公告)号：CN112365914A
公开(公告)日：2021-02-12
申请号：CN202011252853.6
申请日：2016-08-22
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供一种能够提高可靠性的半导体存储装置以及在半导体装置中执行验证动作的方法。实施方式的半导体存储装置包括第1存储单元(MT)、连接于第1存储单元的第1位线(BL)、及连接于第1位线(BL)的第1读出放大器(SAU)。第1读出放大器(SAU)包含：第1节点(SEN)，根据第1存储单元(MT)的数据向第1位线(BL)传输电荷；第1电容元件(27)，连接于第1节点(SEN)；及第1静态锁存电路(SCU)，连接于第1节点(SEN)，保存第1节点的数据。
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公开(公告)号：CN109509501A
公开(公告)日：2019-03-22
申请号：CN201810093840.5
申请日：2018-01-30
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置包含：第1及第2存储单元，连接于第1字线；第1及第2读出放大器，分别包含第1及第2晶体管；以及第1及第2位线，分别将第1存储单元及第1晶体管间与第2存储单元及第2晶体管间连接。在读出动作中，在第1及第2读出放大器对数据进行判定时，对第1及第2晶体管的栅极施加第1电压。对于字线，在施加读出电压之前，施加高于读出电压的第2电压。在对字线施加第2电压的期间内，对第1晶体管的栅极施加高于第1电压的第3电压，施加到第2晶体管的栅极的电压低于第3电压。
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公开(公告)号：CN111370044A
公开(公告)日：2020-07-03
申请号：CN201910567821.6
申请日：2019-06-27
Applicant: 东芝存储器株式会社
IPC: G11C13/00
Abstract: 实施方式提供一种性能更高的半导体装置。一实施方式的半导体装置具备第1电流电路、第1电阻、第2电阻、第2电流电路、第3电阻。第1电流电路构成为使用第1电位在第1输出节点输出第1电流。第1电阻连接于第1输出节点。第2电阻具有与第1输出节点连接的第1端、及第2端。第2电流电路构成为使用比第1电位高的第2电位在第2输出节点输出第2电流。第3电阻位于第2输出节点与第2电阻的第2端之间。
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公开(公告)号：CN110931070A
公开(公告)日：2020-03-27
申请号：CN201910176923.5
申请日：2019-03-08
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种能够高速动作的半导体存储装置。实施方式的半导体存储装置(1)具备：第1存储单元，能够保存第1数据；以及控制电路，构成为在所述第1存储单元的所述第1数据的读取动作中对所述第1存储单元的源极施加第1电压，在所述第1存储单元的所述第1数据的验证动作中对所述第1存储单元的源极施加比所述第1电压低的第2电压。
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