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公开(公告)号：CN110634880A
公开(公告)日：2019-12-31
申请号：CN201910093770.8
申请日：2019-01-30
Applicant: 东芝存储器株式会社
IPC: H01L27/1157
Abstract: 实施方式提供一种半导体装置及其制造方法。半导体装置具备：布线衬底；第一半导体衬底设置在布线衬底的上方，且在表面形成着第一半导体电路的存储器衬底；第二半导体衬底设置在第一半导体衬底与布线衬底之间，比第一半导体衬底厚，且在表面形成着第二半导体电路的存储器衬底；凸块设置在第一半导体衬底与第二半导体衬底之间，将第一半导体衬底与第二半导体衬底电连接；第一粘接性树脂设置在第一半导体衬底与第二半导体衬底之间，粘接第一半导体衬底与第二半导体衬底；密封树脂形成在第一半导体衬底与第二半导体衬底之间、第二半导体衬底与布线衬底之间及第一半导体衬底与第二半导体衬底的周围，将第一半导体衬底与第二半导体衬底密封。
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公开(公告)号：CN109524367A
公开(公告)日：2019-03-26
申请号：CN201810053617.8
申请日：2018-01-19
Applicant: 东芝存储器株式会社
IPC: H01L23/31 , H01L23/498 , H01L25/065
Abstract: 本发明提供一种能够抑制误动作及可靠性的降低的半导体装置。实施方式的半导体装置具备：第1存储芯片，具有第1正面及第1背面，在第1正面侧设置着第1存储电路；第2存储芯片，具有第2正面及与第1正面相向的第2背面，在第2正面侧设置着第2存储电路，与第1存储芯片电连接；以及逻辑芯片，在与第2存储芯片之间设置着第1存储芯片，具有第3正面及第3背面，在第3正面侧设置着逻辑电路，与第1存储芯片电连接。
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公开(公告)号：CN104051353B
公开(公告)日：2017-08-25
申请号：CN201310349227.2
申请日：2013-08-12
Applicant: 东芝存储器株式会社
CPC classification number: H01L24/96 , H01L21/568 , H01L24/97 , H01L2224/04105 , H01L2224/12105 , H01L2924/3511
Abstract: 本发明提供即使在TCT中也不发生破裂的可靠性高的半导体装置。该半导体装置具有：半导体芯片（1）；第一树脂（2），其使半导体芯片（1）的表面露出地埋入半导体芯片（1）；第二树脂（3），其在位于与半导体芯片（1）的表面同一面上的第一树脂（2）的面上形成；布线层（4），其形成于第二树脂（3）上且与所述半导体芯片（1）电连接；外部连接端子（5），其形成于布线层（4）上；和金属板（6），其在第一树脂（2）的与埋入有半导体芯片（1）的面相对的相反侧的面形成，其中，所述第一树脂（2）的弹性率为0.5～5GPa。
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公开(公告)号：CN107180807B
公开(公告)日：2019-11-05
申请号：CN201610694439.8
申请日：2016-08-19
Applicant: 东芝存储器株式会社
IPC: H01L23/488 , H01L21/60
Abstract: 提供能够容易地获得稳定的连接的半导体装置及其制造方法。实施方式的半导体装置包括：布线基板、第1半导体元件、第2半导体元件、凸块、粘接部和树脂部。第2半导体元件设置在布线基板与第1半导体元件之间。凸块设置在第1、第2半导体元件之间，将第1、第2半导体元件电连接。粘接部具有第1弹性模量，设置在第1、第2半导体元件之间而将第1、第2半导体元件粘接。树脂部具有比第1弹性模量高的第2弹性模量。树脂部的第1部分设置在第1、第2半导体元件之间。在树脂部的第2部分与布线基板之间，配置第1、第2半导体元件。树脂部的第3部分在与从布线基板朝向第1半导体元件的第1方向交叉的第2方向上与第1、第2半导体元件重叠。
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公开(公告)号：CN109524389A
公开(公告)日：2019-03-26
申请号：CN201810052484.2
申请日：2018-01-19
Applicant: 东芝存储器株式会社
IPC: H01L25/065 , H01L23/495
Abstract: 实施方式提供一种能够小型化的半导体装置。实施方式的半导体装置具备：衬底；金属板，具有第1方向的第1宽度及与第1方向正交的第2方向的第2宽度；第1半导体芯片，设置在金属板与衬底之间，且具有第1方向的第3宽度与第2方向的第4宽度；以及第2半导体芯片，设置在第1半导体芯片与衬底之间；且第1宽度小于第3宽度，第2宽度小于第4宽度。
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Patent Agency Ranking
公开(公告)号：CN104916598B
公开(公告)日：2019-06-14
申请号：CN201410454214.6
申请日：2014-09-05
Applicant: 东芝存储器株式会社
IPC: H01L23/31 , H01L23/498 , H01L25/16
CPC classification number: H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48145 , H01L2224/48147 , H01L2224/48227 , H01L2224/49171 , H01L2224/49175 , H01L2224/73265 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00012 , H01L2924/00
Abstract: 本发明提供一种减少基板上的配线间的串扰的半导体装置。实施方式的半导体装置具备绝缘基板、第1、第2半导体芯片、多个连接端子、外部端子、多个连接构件、多条数据信号配线、及导体层。绝缘基板具有第1及第2主面。第1半导体芯片配置在第1主面上。第2半导体芯片配置在第1半导体芯片上，且控制该第1半导体芯片。多个连接端子配置在第1主面上。外部端子配置在第2主面上。多条数据信号配线具有：一端，其连接于多个连接端子的任一者；另一端，其连接于第1半导体芯片或外部端子；及中间部，其在第1主面上的特定的区域内相互邻接而配置。导体层间隔地覆盖特定的区域，且具有导电性及顺磁性。
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公开(公告)号：CN109509725A
公开(公告)日：2019-03-22
申请号：CN201810052485.7
申请日：2018-01-19
Applicant: 东芝存储器株式会社
IPC: H01L23/31 , H01L21/768
Abstract: 本发明提供一种能够稳定地形成TSV的半导体装置。实施方式的半导体装置具备：器件区域，被树脂膜覆盖；和切割区域，围绕器件区域而设置，具有第1光刻用标记和第2光刻用标记，在第1光刻用标记与第2光刻用标记之间设置有树脂膜。
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公开(公告)号：CN107180807A
公开(公告)日：2017-09-19
申请号：CN201610694439.8
申请日：2016-08-19
Applicant: 东芝存储器株式会社
IPC: H01L23/488 , H01L21/60
Abstract: 提供能够容易地获得稳定的连接的半导体装置及其制造方法。实施方式的半导体装置包括：布线基板、第1半导体元件、第2半导体元件、凸块、粘接部和树脂部。第2半导体元件设置在布线基板与第1半导体元件之间。凸块设置在第1、第2半导体元件之间，将第1、第2半导体元件电连接。粘接部具有第1弹性模量，设置在第1、第2半导体元件之间而将第1、第2半导体元件粘接。树脂部具有比第1弹性模量高的第2弹性模量。树脂部的第1部分设置在第1、第2半导体元件之间。在树脂部的第2部分与布线基板之间，配置第1、第2半导体元件。树脂部的第3部分在与从布线基板朝向第1半导体元件的第1方向交叉的第2方向上与第1、第2半导体元件重叠。
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公开(公告)号：CN111725199A
公开(公告)日：2020-09-29
申请号：CN201910785983.7
申请日：2019-08-23
Applicant: 东芝存储器株式会社
Abstract: 根据本发明的一实施方式，实施方式的半导体装置(100)具有：配线基板(1)；控制器芯片(2)，设置在配线基板(1)上，由第1树脂组合物(3)密封；非易失性存储器芯片(4)，设置在第1树脂组合物(3)上，由第2树脂组合物(5)密封；第2接合线(9)，将控制器芯片(2)的电源配线用垫(10)与配线基板(1)连接，由第1树脂组合物(3)密封；及第1接合线(6)，将控制器芯片(2)的信号配线用垫(7)与配线基板(1)连接，由第1树脂组合物(3)密封，且Pd含有率比第2接合线(9)高。
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公开(公告)号：CN110911380A
公开(公告)日：2020-03-24
申请号：CN201910170127.0
申请日：2019-03-07
Applicant: 东芝存储器株式会社
Inventor： 青木秀夫
IPC: H01L23/498 , H01L25/18
Abstract: 一种电子设备包含第一封装和第二封装。所述第一封装包含：所述第一封装的相对第一表面与第二表面之间的第一半导体芯片；所述第一半导体芯片上的面朝垂直于所述第一表面和所述第二表面的第一方向的多个端子，所述端子包含第一输入/输出端子和第二输入/输出端子；以及在所述第一方向上处于所述第一半导体芯片正下方的位置处电连接到所述多个第一输入/输出端子的多个凸块。所述第二封装包含：设置于所述第一封装的所述第二表面上的第二半导体芯片；将所述第二半导体芯片电连接到被电连接到所述第二输入/输出端子的导体的导线；以及覆盖所述第一封装的所述第二表面、所述第二半导体芯片和所述导线的涂层树脂。
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