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公开(公告)号：CN109328361A
公开(公告)日：2019-02-12
申请号：CN201780036696.5
申请日：2017-06-14
Applicant: 多伦多大学管理委员会
Inventor： P·贾德 , J·阿尔贝里奥 , A·莫霍沃斯 , S·沙丽 , A·德尔马斯拉斯科兹
Abstract: 描述一种用于在处理神经网络中的层过程中减少无效计算的系统、集成电路和方法。一个或多个片执行计算，其中每个片接收输入神经元、偏移和突触，并且其中每个输入神经元具有相关联偏移。每个片生成输出神经元，并且还存在经由调度器和编码器与所述片通信的用于存储神经元的激活存储器。所述调度器从所述激活存储器读取神经元并将所述神经元传输到所述片并且从存储器读取突触并将所述突触传输到所述片。所述编码器从所述片接收所述输出神经元、对其进行编码并且将所述输出神经元传输到所述激活存储器。通过所述片处理所述偏移以便仅对非零神经元执行计算。任选地，可以类似地处理突触以跳过无效操作。
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公开(公告)号：CN115885249A
公开(公告)日：2023-03-31
申请号：CN202180050933.X
申请日：2021-07-19
Applicant: 多伦多大学管理委员会
IPC: G06F7/483
Abstract: 公开了一种用于在深度学习网络的训练期间加速乘法累加(MAC)浮点单元的系统和方法。所述方法包括：接收第一输入数据流A和第二输入数据流B；将所述第一数据流A和所述第二数据流B的指数成对相加以产生乘积指数；使用比较器来确定最大指数；通过将乘积指数增量添加到所述第一数据流中的对应项来确定所述第二数据流中的每个有效数在累加之前必须移位的位数并且使用加法器树将所述第二数据流中的操作数归约为单个部分和；使用所述最大指数将所述部分和添加到对应的对齐值以确定累加值；以及输出所述累加值。
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公开(公告)号：CN109328361B
公开(公告)日：2020-03-27
申请号：CN201780036696.5
申请日：2017-06-14
Applicant: 多伦多大学管理委员会
Inventor： P·贾德 , J·阿尔贝里奥 , A·莫霍沃斯 , S·沙丽 , A·德尔马斯拉斯科兹
Abstract: 描述一种用于在处理神经网络中的层过程中减少无效计算的系统、集成电路和方法。一个或多个片执行计算，其中每个片接收输入神经元、偏移和突触，并且其中每个输入神经元具有相关联偏移。每个片生成输出神经元，并且还存在经由调度器和编码器与所述片通信的用于存储神经元的激活存储器。所述调度器从所述激活存储器读取神经元并将所述神经元传输到所述片并且从存储器读取突触并将所述突触传输到所述片。所述编码器从所述片接收所述输出神经元、对其进行编码并且将所述输出神经元传输到所述激活存储器。通过所述片处理所述偏移以便仅对非零神经元执行计算。任选地，可以类似地处理突触以跳过无效操作。
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公开(公告)号：CN109416754A
公开(公告)日：2019-03-01
申请号：CN201780039356.8
申请日：2017-05-26
Applicant: 多伦多大学管理委员会
Inventor： P·贾德 , J·阿尔贝里奥 , A·德尔马斯拉斯科兹 , A·莫霍沃斯 , S·沙丽
Abstract: 描述一种用于在神经网络中进行位串行计算的系统。所述系统可以在集成电路上体现并且包括用于执行位串行计算的一个或多个位串行瓦片，其中每个位串行瓦片接收输入神经元和突触，并且传送输出神经元。还包括用于存储所述神经元的激活存储器以及分派器和精简器。所述分派器从存储器读取神经元和突触，并且将所述神经元或所述突触位串行地传送到所述一个或多个位串行瓦片。所述神经元或所述突触中的另一者被位并行地传送到所述一个或多个位串行瓦片，或者根据另一个实施例，还可以被位串行地传送到所述一个或多个位串行瓦片。所述精简器接收来自所述一个或多个瓦片的所述输出神经元，并且将所述输出神经元传送到所述激活存储器。
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Patent Agency Ranking
公开(公告)号：CN112106078A
公开(公告)日：2020-12-18
申请号：CN201980031107.3
申请日：2019-04-25
Applicant: 多伦多大学管理委员会
Abstract: 描述了一种神经网络加速器瓦片。所述神经网络加速器瓦片包括：激活存储器接口，所述激活存储器接口用于与激活存储器接口连接以接收一组激活表示；以及权重存储器接口，所述权重存储器接口用于与权重存储器接口连接以接收一组权重表示；以及处理元件。所述处理元件被配置为实现独热编码器、直方图器、对齐器、缩减器和累加子元件，前述各项处理所述一组激活表示和所述一组权重表示来产生一组输出表示。
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公开(公告)号：CN111742331A
公开(公告)日：2020-10-02
申请号：CN201980014141.X
申请日：2019-02-15
Applicant: 多伦多大学管理委员会
Abstract: 描述了一种用于利用输入稀疏性的神经网络加速器瓦片。所述瓦片包括：权重存储器，所述权重存储器用于向每个权重通道供应权重和权重选择元数据；激活选择单元，所述激活选择单元用于接收输入激活值集合并重排所述输入激活值集合以向每个激活通道供应重排的激活值集合；多路复用器集合，所述多路复用器集合包括每对激活通道和权重通道至少一个多路复用器，其中每个多路复用器被配置为基于所述权重通道权重选择元数据针对所述激活通道从重排的激活值的激活通道集合中选择组合激活值；以及组合单元集合，所述组合单元集合包括每个多路复用器至少一个组合单元，其中每个组合单元被配置为将所述激活通道组合值与所述权重通道权重组合以输出权重通道乘积。
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公开(公告)号：CN109416754B
公开(公告)日：2020-06-23
申请号：CN201780039356.8
申请日：2017-05-26
Applicant: 多伦多大学管理委员会
Inventor： P·贾德 , J·阿尔贝里奥 , A·德尔马斯拉斯科兹 , A·莫霍沃斯 , S·沙丽
Abstract: 描述一种用于在神经网络中进行位串行计算的系统。所述系统可以在集成电路上体现并且包括用于执行位串行计算的一个或多个位串行瓦片，其中每个位串行瓦片接收输入神经元和突触，并且传送输出神经元。还包括用于存储所述神经元的激活存储器以及分派器和精简器。所述分派器从存储器读取神经元和突触，并且将所述神经元或所述突触位串行地传送到所述一个或多个位串行瓦片。所述神经元或所述突触中的另一者被位并行地传送到所述一个或多个位串行瓦片，或者根据另一个实施例，还可以被位串行地传送到所述一个或多个位串行瓦片。所述精简器接收来自所述一个或多个瓦片的所述输出神经元，并且将所述输出神经元传送到所述激活存储器。
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公开(公告)号：CN118541916A
公开(公告)日：2024-08-23
申请号：CN202380017139.4
申请日：2023-01-11
Applicant: 多伦多大学管理委员会
Inventor： A·德尔马斯拉斯科兹 , A·莫霍沃斯
Abstract: 提供了用于机器学习网络所使用的数据流的压缩和解压缩的系统和方法。所述方法包括：对所述数据流中的每个值进行编码，包括：确定到多个不重叠范围之一的映射，每个值被编码为表示所述范围的符号和对应偏移；以及使用概率计数对所述符号进行算术编码；存储压缩数据流，所述压缩数据流包括所述经过算术编码的符号和所述对应偏移；以及使用所述概率计数利用算术解码对所述压缩数据流进行解码，所述经过算术解码的符号使用偏移位来得到已解码数据流；以及传达所述已解码数据流以供所述机器学习网络使用。
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公开(公告)号：CN115989505A
公开(公告)日：2023-04-18
申请号：CN202180051555.7
申请日：2021-07-16
Applicant: 多伦多大学管理委员会
IPC: G06N3/08 , G06N3/0464 , G06N3/063
Abstract: 公开了一种使用稀疏性来加速深度学习网络的系统和方法。所述方法包括：将位向量传达到调度器，所述位向量标识输入张量中的哪些值为非零；对于所述输入张量的每个通道，确定要为乘法累加(MAC)运算传达哪些值，所述确定包括指示以下项中的一者的执行：传达所述通道中的当前值；传达同一通道中的下一值，其中此值为非零；在时间上提前一步传达值，其中此值为非零；以及从相邻通道传达值，其中此值为非零；以及输出所述MAC运算的所述值。
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