公开(公告)号：CN100472422C

公开(公告)日：2009-03-25

申请号：CN200410094175.X

申请日：2004-12-17

Applicant: 富士通株式会社

Inventor： 木村修 ,  小川裕一 ,  羽根田光正 ,  小林明人 ,  内田幸治 ,  高津一马 ,  长岛克彦

IPC: G06F3/06 ,  G06F12/08

Abstract: 本发明提供具有双重写入功能的装置和存储控制装置。利用本发明，通过单个的地址指定，以较高的速度在高速缓冲存储器中执行数据的双重写入，以改善处理性能。在本发明中，主机接口模块(20)产生用于指定两个写入目标的寻址信息，桥接模块(40)基于该寻址信息产生高速缓冲存储器(31)的两个传送地址和写入地址，以便待写入数据被传送到对应于该两个传送地址的该两个管理模块(30)中，而写在管理模块(30)的高速缓冲存储器(31)的写入地址处。

公开(公告)号：CN1790248A

公开(公告)日：2006-06-21

申请号：CN200410094175.X

申请日：2004-12-17

Applicant: 富士通株式会社

Inventor： 木村修 ,  小川裕一 ,  羽根田光正 ,  小林明人 ,  内田幸治 ,  高津一马 ,  长岛克彦

IPC: G06F3/06 ,  G06F12/08

Abstract: 本发明提供具有双重写入功能的装置和存储控制装置。利用本发明，通过单个的地址指定，以较高的速度在高速缓冲存储器中执行数据的双重写入，以改善处理性能。在本发明中，主机接口模块(20)产生用于指定两个写入目标的寻址信息，桥接模块(40)基于该寻址信息产生高速缓冲存储器(31)的两个传送到地址和写入地址，以便待写入数据被传送到对应于该两个传送到地址的该两个管理模块(30)中，而写在管理模块(30)的高速缓冲存储器(31)的写入地址处。