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公开(公告)号：CN1200509A
公开(公告)日：1998-12-02
申请号：CN98109618.2
申请日：1998-05-25
Applicant: 日本电气株式会社
Inventor： 东邦彦
CPC classification number: H03M13/2909 , H03M13/2927 , H03M13/43 , H03M13/618
Abstract: 纠错系统中,纠错单元(3)把子帧数据顺序地循环地存储在第一到第三子帧存储器中并且使其经历第一次行方向纠错处理。纠错单元对第一和第二子帧数据进行列方向纠错处理,然后,在对存储在第三子帧存储器的第三子帧数据进行第一次行方向纠错处理的同时,对第一子帧数据的一部分进行第二次行方向纠错处理。还有,在对存储在第一子帧存储器的第四子帧数据进行第一次行方向纠错处理的同时,对第一子帧数据的余下部分和第二子帧数据进行第二次行方向纠错处理。
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公开(公告)号：CN1105356C
公开(公告)日：2003-04-09
申请号：CN98109618.2
申请日：1998-05-25
Applicant: 日本电气株式会社
Inventor： 东邦彦
CPC classification number: H03M13/2909 , H03M13/2927 , H03M13/43 , H03M13/618
Abstract: 纠错系统中，纠错单元(3)把子帧数据顺序地循环地存储在第一到第三子帧存储器中并且使其经历第一次行方向纠错处理。纠错单元对第一和第二子帧数据进行列方向纠错处理，然后，在对存储在第三子帧存储器的第三子帧数据进行第一次行方向纠错处理的同时，对第一子帧数据的一部分进行第二次行方向纠错处理。还有，在对存储在第一子帧存储器的第四子帧数据进行第一次行方向纠错处理的同时，对第一子帧数据的余下部分和第二子帧数据进行第二次行方向纠错处理。
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公开(公告)号：CN1171680A
公开(公告)日：1998-01-28
申请号：CN97111859.0
申请日：1997-06-26
Applicant: 日本电气株式会社
IPC: H04L1/24
CPC classification number: H04L1/0057 , H04H2201/13 , H04H2201/15 , H04L1/005 , H04L1/0066
Abstract: 收到的数据以块为单位加到一个纠错单元和一个数据保持单元。如果纠错单元正常执行纠错,则纠错单元的输出就储存在帧缓冲区中。如果纠错单元未正常执行纠错,则在数据保持单元中的数据就储存在帧缓冲区中。按这种方式执行第一次纠错处理。位数据被从帧缓冲区储存的每个块中依次以位为单元读出,执行第二次纠错处理,并返回到帧缓冲区。对从帧缓冲区以块为单位输出的数据进一步执行第三次纠错。
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公开(公告)号：CN1404121A
公开(公告)日：2003-03-19
申请号：CN02130413.0
申请日：2002-08-19
Applicant: 日本电气株式会社
Inventor： 东邦彦
CPC classification number: H01L22/32 , G01R31/2886 , H01L2924/0002 , H01L2924/00
Abstract: 使用这种芯片制造方法，沿着在每个在电路基片上形成的基本上是矩形的集成电路的四个边中的至少一个边，设置相互平行的第一和第二分割线，并在第一和第二分割线之间的间隙里形成测试接线和测试焊垫。沿着第一分割线的外侧对电路基片进行分割之后，再对最终制得的集成电路进行电路测试。在电路测试完成之后，从每一片电路芯片上把第二分割线外侧的那部分切割下来。在接受电路测试的电路芯片上留有测试焊垫，而在要装运的电路芯片成品上没有保留测试焊垫。因此就有可能阻止用户采用欺骗手段通过电路芯片上的测试焊垫对集成电路进行访问。
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