公开(公告)号：CN101075619A

公开(公告)日：2007-11-21

申请号：CN200610151486.4

申请日：2006-09-12

Applicant: 株式会社瑞萨科技

Inventor： 冈保志 ,  志波和佳

IPC: H01L27/115

CPC classification number: H01L27/115 ,  G11C16/0433 ,  H01L27/11521 ,  H01L27/11558

Abstract: 在一种非易失存储单元的数据编程/擦除器件中，借助于整个沟道表面的FN隧道电流而重写数据。在一个闪速存储器形成区域内的半导体衬底的埋置n阱中，以相互隔离形式布置p阱。在各p阱中，布置电容器部分、用于对数据进行编程/擦除的电容器部分和用于读数据的MISFET。在用于对数据进行编程/擦除的电容器部分中，借助于整个沟道表面的FN隧道电流，执行数据的重写(编程和擦除)。

公开(公告)号：CN101257026A

公开(公告)日：2008-09-03

申请号：CN200810006290.5

申请日：2008-02-05

Applicant: 株式会社瑞萨科技

Inventor： 志波和佳 ,  八岛秀幸 ,  冈保志

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/105 ,  H01L27/1052 ,  H01L27/11526 ,  H01L27/11529 ,  H01L29/7833

Abstract: 本发明能够提高非易失性存储器的数据保持特性。在半导体基板1S的主面上，配置着主电路区域N及快闪存储器的存储单元阵列MR。在存储单元阵列MR中配置着信息电荷蓄积用浮栅电极FG，而在主电路区域N中，配置着构成主电路的MIS·FET的栅电极G。在主电路区域N中，以覆盖栅电极G的方式而形成着包含氮化硅膜的绝缘膜2a。由此，可以维持主电路区域N中的元件的精密化。另一方面，在存储单元阵列MR中并未形成所述绝缘膜2a。即，浮栅电极FG的上表面由层间绝缘膜2b直接覆盖，而并不与绝缘膜2a接触。由此，可以抑制或防止存储单元阵列MR中浮栅电极FG的电荷e的泄漏，从而提高快闪存储器的数据保持特性。

公开(公告)号：CN1819213A

公开(公告)日：2006-08-16

申请号：CN200610000583.3

申请日：2006-01-11

Applicant: 株式会社瑞萨科技

Inventor： 志波和佳 ,  冈保志

IPC: H01L27/115 ,  H01L27/105 ,  H01L29/788

CPC classification number: H01L27/115 ,  G11C16/0441 ,  G11C2216/26 ,  H01L27/11521 ,  H01L27/11558

Abstract: 以阵列形式布置构成非易失性存储器的多个半导体非易失性存储器单元。将用于存储器单元选择的选择MISFET电连接到每一位。每个非易失性存储器单元具有用于写入数据的MISFET、用于读出数据的MISFET和电容部分。MISFET的栅电极和电容部分的电容电极由同一浮置栅电极的一部分构成。非易失性存储器单元的控制栅电极由电容电极相对的n阱的一部分形成。

公开(公告)号：CN101075619B

公开(公告)日：2010-05-19

申请号：CN200610151486.4

申请日：2006-09-12

Applicant: 株式会社瑞萨科技

Inventor： 冈保志 ,  志波和佳

IPC: H01L27/115

CPC classification number: H01L27/115 ,  G11C16/0433 ,  H01L27/11521 ,  H01L27/11558

Abstract: 在一种非易失存储单元的数据编程/擦除器件中，借助于整个沟道表面的FN隧道电流而重写数据。在一个闪速存储器形成区域内的半导体衬底的埋置n阱中，以相互隔离形式布置p阱。在各p阱中，布置电容器部分、用于对数据进行编程/擦除的电容器部分和用于读数据的MISFET。在用于对数据进行编程/擦除的电容器部分中，借助于整个沟道表面的FN隧道电流，执行数据的重写(编程和擦除)。

公开(公告)号：CN100495711C

公开(公告)日：2009-06-03

申请号：CN200610000583.3

申请日：2006-01-11

Applicant: 株式会社瑞萨科技

Inventor： 志波和佳 ,  冈保志

IPC: H01L27/115 ,  H01L27/105 ,  H01L29/788

CPC classification number: H01L27/115 ,  G11C16/0441 ,  G11C2216/26 ,  H01L27/11521 ,  H01L27/11558

Abstract: 以阵列形式布置构成非易失性存储器的多个半导体非易失性存储器单元。将用于存储器单元选择的选择MISFET电连接到每一位。每个非易失性存储器单元具有用于写入数据的MISFET、用于读出数据的MISFET和电容部分。MISFET的栅电极和电容部分的电容电极由同一浮置栅电极的一部分构成。非易失性存储器单元的控制栅电极由电容电极相对的n阱的一部分形成。