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公开(公告)号：CN101075619A
公开(公告)日：2007-11-21
申请号：CN200610151486.4
申请日：2006-09-12
Applicant: 株式会社瑞萨科技
IPC: H01L27/115
CPC classification number: H01L27/115 , G11C16/0433 , H01L27/11521 , H01L27/11558
Abstract: 在一种非易失存储单元的数据编程/擦除器件中，借助于整个沟道表面的FN隧道电流而重写数据。在一个闪速存储器形成区域内的半导体衬底的埋置n阱中，以相互隔离形式布置p阱。在各p阱中，布置电容器部分、用于对数据进行编程/擦除的电容器部分和用于读数据的MISFET。在用于对数据进行编程/擦除的电容器部分中，借助于整个沟道表面的FN隧道电流，执行数据的重写(编程和擦除)。
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公开(公告)号：CN101257026A
公开(公告)日：2008-09-03
申请号：CN200810006290.5
申请日：2008-02-05
Applicant: 株式会社瑞萨科技
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/1052 , H01L27/11526 , H01L27/11529 , H01L29/7833
Abstract: 本发明能够提高非易失性存储器的数据保持特性。在半导体基板1S的主面上，配置着主电路区域N及快闪存储器的存储单元阵列MR。在存储单元阵列MR中配置着信息电荷蓄积用浮栅电极FG，而在主电路区域N中，配置着构成主电路的MIS·FET的栅电极G。在主电路区域N中，以覆盖栅电极G的方式而形成着包含氮化硅膜的绝缘膜2a。由此，可以维持主电路区域N中的元件的精密化。另一方面，在存储单元阵列MR中并未形成所述绝缘膜2a。即，浮栅电极FG的上表面由层间绝缘膜2b直接覆盖，而并不与绝缘膜2a接触。由此，可以抑制或防止存储单元阵列MR中浮栅电极FG的电荷e的泄漏，从而提高快闪存储器的数据保持特性。
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公开(公告)号：CN101030556A
公开(公告)日：2007-09-05
申请号：CN200710007231.5
申请日：2007-01-25
Applicant: 株式会社瑞萨科技
IPC: H01L21/8234 , H01L21/8238 , H01L21/8247
CPC classification number: H01L21/823462 , H01L27/0629 , H01L27/105 , H01L27/1052 , H01L27/11568 , H01L27/11573
Abstract: 本发明提供了一种半导体器件的制造方法，这种制造方法包括：在半导体衬底之上形成栅极绝缘膜、电荷存储膜、绝缘膜、多晶硅膜、氧化硅膜、氮化硅膜和盖层绝缘膜的膜层叠；通过光刻和蚀刻从低击穿电压MISFET形成区和高击穿电压MISFET形成区中清除所述膜层叠；在所述半导体衬底之上形成栅极绝缘膜、多晶硅膜和盖层绝缘膜，在低击穿电压MISFET形成区和高击穿电压MISFET形成区中形成栅电极，然后在存储器单元形成区中形成栅电极。通过这种在不同的步骤中形成第一MISFET和第二MISFET的栅电极的半导体器件的制造技术，本发明能够提供每个具有改进的可靠性的第一MISFET和第二MISFET。
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Patent Agency Ranking
公开(公告)号：CN1873761A
公开(公告)日：2006-12-06
申请号：CN200610087747.0
申请日：2006-05-30
Applicant: 株式会社瑞萨科技
CPC classification number: G09G3/3655 , G09G5/005 , G09G2310/08 , H01L27/0207 , H01L27/11521 , H01L27/11558 , H01L29/42324 , H01L29/42328 , H01L29/7885
Abstract: 本发明实现了易于根据所使用的液晶显示器的规格来设定用于驱动液晶(液晶控制驱动器IC)的驱动条件的半导体集成电路器件。在用于驱动液晶显示器的半导体集成电路器件内配置有电可编程的非易失性存储器电路(EPROM)或电可擦除可编程的非易失性存储器电路(EEPROM)，设定信息被存储在存储器电路中。存储器电路可以用与形成其他电路器件的半导体制造工艺相同的工艺所形成的常规器件来构成。
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公开(公告)号：CN1819213A
公开(公告)日：2006-08-16
申请号：CN200610000583.3
申请日：2006-01-11
Applicant: 株式会社瑞萨科技
IPC: H01L27/115 , H01L27/105 , H01L29/788
CPC classification number: H01L27/115 , G11C16/0441 , G11C2216/26 , H01L27/11521 , H01L27/11558
Abstract: 以阵列形式布置构成非易失性存储器的多个半导体非易失性存储器单元。将用于存储器单元选择的选择MISFET电连接到每一位。每个非易失性存储器单元具有用于写入数据的MISFET、用于读出数据的MISFET和电容部分。MISFET的栅电极和电容部分的电容电极由同一浮置栅电极的一部分构成。非易失性存储器单元的控制栅电极由电容电极相对的n阱的一部分形成。
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公开(公告)号：CN101075619B
公开(公告)日：2010-05-19
申请号：CN200610151486.4
申请日：2006-09-12
Applicant: 株式会社瑞萨科技
IPC: H01L27/115
CPC classification number: H01L27/115 , G11C16/0433 , H01L27/11521 , H01L27/11558
Abstract: 在一种非易失存储单元的数据编程/擦除器件中，借助于整个沟道表面的FN隧道电流而重写数据。在一个闪速存储器形成区域内的半导体衬底的埋置n阱中，以相互隔离形式布置p阱。在各p阱中，布置电容器部分、用于对数据进行编程/擦除的电容器部分和用于读数据的MISFET。在用于对数据进行编程/擦除的电容器部分中，借助于整个沟道表面的FN隧道电流，执行数据的重写(编程和擦除)。
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公开(公告)号：CN100495711C
公开(公告)日：2009-06-03
申请号：CN200610000583.3
申请日：2006-01-11
Applicant: 株式会社瑞萨科技
IPC: H01L27/115 , H01L27/105 , H01L29/788
CPC classification number: H01L27/115 , G11C16/0441 , G11C2216/26 , H01L27/11521 , H01L27/11558
Abstract: 以阵列形式布置构成非易失性存储器的多个半导体非易失性存储器单元。将用于存储器单元选择的选择MISFET电连接到每一位。每个非易失性存储器单元具有用于写入数据的MISFET、用于读出数据的MISFET和电容部分。MISFET的栅电极和电容部分的电容电极由同一浮置栅电极的一部分构成。非易失性存储器单元的控制栅电极由电容电极相对的n阱的一部分形成。
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公开(公告)号：CN1943037A
公开(公告)日：2007-04-04
申请号：CN200580011287.7
申请日：2005-03-17
Applicant: 株式会社瑞萨科技
Inventor： 志波和佳
IPC: H01L29/78 , H01L21/8247 , H01L27/10 , H01L27/115
CPC classification number: H01L21/02164 , H01L21/0217 , H01L21/02274 , H01L21/3185 , H01L27/0629 , H01L27/105 , H01L27/1052 , H01L27/115 , H01L27/11526 , H01L27/11546 , H01L29/665 , H01L29/7833
Abstract: 为了提供一种具有优良数据保持特性的非易失性存储器及其制造技术，将多晶硅膜(7)和绝缘膜(8)相继地淀积在栅绝缘膜(6)上，对多晶硅膜(7)和绝缘膜(8)进行构图以形成栅电极(7A、7B)，并且然后将包括氧化硅膜的侧壁间隔层12形成在栅电极(7A、7B)的侧壁上。此后，通过由等离子体CVD方法在衬底(1)上淀积氮化硅膜(19)，来防止栅电极(7A、7B)与氮化硅膜(19)直接接触。
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