公开(公告)号：CN101335270A

公开(公告)日：2008-12-31

申请号：CN200810145979.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/11 ,  H01L27/12 ,  H01L23/522

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极33上，形成与字线连接的接触45。接触45穿通元件隔离绝缘膜14，抵达SOI层13。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜14下方的SOI层13相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触45连接的DTMOS结构，接触45还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN101202292A

公开(公告)日：2008-06-18

申请号：CN200810002247.1

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/12 ,  H01L27/11 ,  H01L23/522

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN1269224C

公开(公告)日：2006-08-09

申请号：CN03178631.6

申请日：2003-07-17

Applicant: 株式会社瑞萨科技

Inventor： 前田茂伸 ,  前川繁登 ,  松本拓治

IPC: H01L29/786 ,  H01L27/12 ,  H01L21/336 ,  H01L21/02

CPC classification number: H01L29/045 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/1087 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78615 ,  H01L29/78621 ,  H01L29/78654 ,  H01L29/78687 ,  H01L29/78696

Abstract: 提供一种作为形成于半导体基片上的半导体装置，可有效利用半导体基片特长的半导体装置及其制造方法。在使支持基片(1)的晶向 与SOI层(3)的晶向 相一致而形成的SOI基片上，形成包含P型本体层(3a)的N沟道MOS晶体管和与P型本体层(3a)接触的本体电压施加用P型有源层(6)。连接P型本体层(3a)与本体电压施加用P型有源层(6)的通路与SOI层(3)的晶向 平行配置。由于在晶向 空穴的移动度较大，因而可减小上述通路中的寄生电阻Ra、Rb。这样，对P型本体层(3a)的电压传输可较快进行，P型本体层(3a)中电压的固定能力得到提高。

公开(公告)号：CN1862791A

公开(公告)日：2006-11-15

申请号：CN200610082695.8

申请日：2006-05-12

Applicant: 株式会社瑞萨科技

Inventor： 一法师隆志 ,  堀田胜之 ,  前川繁登

IPC: H01L21/84 ,  H01L21/762

CPC classification number: H01L21/76283

Abstract: 即使制造使用部分隔离和完全隔离组合使用技术进行元件隔离的绝缘隔离结构，可以获得这样的半导体制造方法，使用该方法能够制造出特性和形成于制作了绝缘隔离的SOI层内的半导体元件同样优良的半导体器件。使用被图形化的抗蚀剂和沟槽掩模作为掩模，蚀刻内壁氧化物薄膜和SOI层，形成了穿透SOI层并到达内嵌绝缘层的完全隔离沟槽。尽管此时除去了未在上部形成抗蚀剂的CVD氧化物薄膜的部分，由于氮化硅薄膜受CVD氧化物薄膜保护，氮化硅薄膜的厚度保持不变。接着，在除去抗蚀剂并在整个表面上沉积隔离氧化物薄膜之后，以该氮化硅薄膜作为抛光停止层通过执行CMP处理，在由氮化硅薄膜厚度所规定的高度以良好的厚度精度平整化隔离氧化物薄膜。

公开(公告)号：CN1741277A

公开(公告)日：2006-03-01

申请号：CN200510097641.4

申请日：2005-08-29

Applicant: 株式会社瑞萨科技

Inventor： 一法师隆志 ,  岩松俊明 ,  前川繁登

IPC: H01L27/12 ,  H01L29/786 ,  H01L21/84

CPC classification number: H01L27/1203 ,  H01L21/84

Abstract: 本发明的课题是：在具有主体接触的SOI器件中，使主体接触和主体区之间具有所要的电阻值，并且，抑制该电阻值的离散。在SOI层(3)中与接触(61)连接的部分(即，元件分离绝缘膜(41)下面)，不形成杂质浓度高的P+区，而使SOI层(3)与主体接触(61)实现肖特基结。此外，在主体接触(61)的表面形成势垒金属(61a)，在主体接触(61)和SOI层(3)之间形成由势垒金属(61a)和SOI层(3)起反应形成的硅化物(70)。

公开(公告)号：CN1591877A

公开(公告)日：2005-03-09

申请号：CN200410074878.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/11 ,  H01L27/12 ,  H01L21/8244 ,  H01L21/84 ,  H01L29/786

CPC classification number: H01L21/84 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1108 ,  H01L27/1203 ,  Y10S257/903 ,  Y10S257/904

Abstract: 本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极33上，形成与字线连接的接触45。接触45穿通元件隔离绝缘膜14，抵达SOI层13。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜14下方的SOI层13相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触45连接的DTMOS结构，接触45还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN1497739A

公开(公告)日：2004-05-19

申请号：CN03178631.6

申请日：2003-07-17

Applicant: 株式会社瑞萨科技

Inventor： 前田茂伸 ,  前川繁登 ,  松本拓治

IPC: H01L29/786 ,  H01L27/12 ,  H01L21/336 ,  H01L21/02

CPC classification number: H01L29/045 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/1087 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78615 ,  H01L29/78621 ,  H01L29/78654 ,  H01L29/78687 ,  H01L29/78696

Abstract: 提供一种作为形成于半导体基片上的半导体装置，可有效利用半导体基片特长的半导体装置及其制造方法。在使支持基片1的结晶方位 与SOI层3的结晶方位 相一致而形成的SOI基片上，形成包含P型本体层3a的N沟道MOS晶体管和与P型本体层3a接触的本体电压施加用P型活性层6。连接P型本体层3a与本体电压施加用P型活性层6的经路与SOI层3的结晶方位 平行配置。由于在结晶方位 空穴的移动度较大，因而可减小上述经路中的寄生电阻Ra、Rb。这样，对P型本体层3a的电压传输可较快进行，P型本体层3a中电压的固定能力得到提高。

公开(公告)号：CN100423267C

公开(公告)日：2008-10-01

申请号：CN200410074878.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/10 ,  H01L21/8244 ,  H01L21/84 ,  H01L29/786

CPC classification number: H01L21/84 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1108 ,  H01L27/1203 ,  Y10S257/903 ,  Y10S257/904

Abstract: 本发明涉及一种半导体存储器件及其制造方法，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN101202249A

公开(公告)日：2008-06-18

申请号：CN200810002248.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L21/8244 ,  H01L21/84 ,  H01L21/768

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN1819272A

公开(公告)日：2006-08-16

申请号：CN200510137731.1

申请日：2003-07-17

Applicant: 株式会社瑞萨科技

Inventor： 前田茂伸 ,  前川繁登 ,  松本拓治

IPC: H01L29/786 ,  H01L27/12

CPC classification number: H01L29/045 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/1087 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78615 ,  H01L29/78621 ,  H01L29/78654 ,  H01L29/78687 ,  H01L29/78696

Abstract: 提供一种作为形成于半导体基片上的半导体装置，可有效利用半导体基片特长的半导体装置及其制造方法。在使支持基片(1)的晶向 与SOI层(3)的晶向 相一致而形成的SOI基片上，形成包含P型本体层(3a)的N沟道MOS晶体管和与P型本体层(3a)接触的本体电压施加用P型有源层(6)。连接P型本体层(3a)与本体电压施加用P型有源层(6)的通路与SOI层(3)的晶向 平行配置。由于在晶向 空穴的移动度较大，因而可减小上述通路中的寄生电阻Ra、Rb。这样，对P型本体层(3a)的电压传输可较快进行，P型本体层(3a)中电压的固定能力得到提高。