公开(公告)号：CN101000915B

公开(公告)日：2010-09-08

申请号：CN200710003892.0

申请日：2007-01-10

Applicant: 株式会社瑞萨科技

Inventor： 牧幸生 ,  一法师隆志 ,  岩松俊明

IPC: H01L27/12 ,  H01L23/522 ,  H01L21/84 ,  H01L21/768

CPC classification number: H01L21/84 ,  H01L21/743 ,  H01L23/585 ,  H01L27/1203 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 在采用倒装片工艺等的安装中，能够稳定地将SOI结构的支持基板的电位固定并形成低电阻的基板接触部。其解决手段是：在形成晶体管(Tr)的晶体管形成区(TR)周围，与最上层布线(13)一起沿着芯片周边部形成连接SOI结构的支持基板(1)和最上层布线(13)的多个导电层和多个布线层。

公开(公告)号：CN100423267C

公开(公告)日：2008-10-01

申请号：CN200410074878.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/10 ,  H01L21/8244 ,  H01L21/84 ,  H01L29/786

CPC classification number: H01L21/84 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1108 ,  H01L27/1203 ,  Y10S257/903 ,  Y10S257/904

Abstract: 本发明涉及一种半导体存储器件及其制造方法，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN101202249A

公开(公告)日：2008-06-18

申请号：CN200810002248.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L21/8244 ,  H01L21/84 ,  H01L21/768

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN1519946A

公开(公告)日：2004-08-11

申请号：CN200410001867.5

申请日：2004-01-15

Applicant: 株式会社瑞萨科技

Inventor： 松本拓治 ,  一法师隆志 ,  岩松俊明 ,  平野有一

IPC: H01L27/12 ,  H01L29/78

CPC classification number: H01L29/66545 ,  H01L21/28052 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/41766 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7834 ,  H01L29/7845

Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部14预先使硅层3薄膜化以后，形成杂质导入区11。从而，在位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区11抵达BOX层2的上表面而形成，所以也不会增加源、漏区12的结电容。

公开(公告)号：CN100533771C

公开(公告)日：2009-08-26

申请号：CN200510076022.7

申请日：2005-06-03

Applicant: 株式会社瑞萨科技

Inventor： 岩松俊明 ,  平野有一 ,  一法师隆志

IPC: H01L29/786 ,  H01L27/12

CPC classification number: H01L29/78615 ,  H01L21/76229 ,  H01L21/76283 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1108 ,  H01L27/1203 ,  H01L29/78609

Abstract: 本发明的目的在于提供一种半导体装置，即使该半导体装置是微细化的装置，也可以防止栅极寄生电容增大。在NMOS区(NR)和PMOS区(PR)中，分别在MOS晶体管之间配设部分分离绝缘膜(PT1)，部分分离绝缘膜(PT1)具有从SOI层(3)的主面向上侧突出的部分的厚度比沟槽深度、即从SOI层(3)的主面向下延伸的部分的厚度厚、且部分分离绝缘膜(PT1)的下部的SOI层(3)的厚度比分离部厚的结构。

公开(公告)号：CN101202292A

公开(公告)日：2008-06-18

申请号：CN200810002247.1

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/12 ,  H01L27/11 ,  H01L23/522

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN1819216A

公开(公告)日：2006-08-16

申请号：CN200610004329.0

申请日：2006-01-24

Applicant: 株式会社瑞萨科技

Inventor： 金本俊几 ,  吉田真澄 ,  渡边哲也 ,  一法师隆志

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/76

Abstract: 本发明中在与作为所述PMOS晶体管(QP1)的漏极区域起作用的P型杂质层(P13)在Y方向上相接的分离区域，采用FTI结构。在作为主体区域起作用的N型杂质层(N14、N15、N16)分别经由N型杂质层(N17、N18、N19)且都经过N型杂质层(NL)连接到高电位线(VDL)。N型杂质层(N17、N18、N19)在PTI区域设于SOI衬底的绝缘层和元件分离绝缘膜之间。从而降低寄生于源极区域、漏极区域的结电容，并降低寄生于布线的电容。

公开(公告)号：CN1770477A

公开(公告)日：2006-05-10

申请号：CN200510129125.5

申请日：2005-10-21

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志

IPC: H01L29/786 ,  H01L27/12 ,  H01L21/336

CPC classification number: H01L27/11 ,  H01L21/84 ,  H01L27/1104 ,  H01L27/1203

Abstract: 提供一种能够容易地在窄的有源区上设置接触部的工序的半导体器件和半导体器件等。本发明的半导体器件包括SOI衬底10、有源区3a、第一绝缘膜(完全分离绝缘膜)3b、第二绝缘膜(部分分离绝缘膜)3c和接触部4。这里，有源区3a形成在SOI层3的表面内。此外，第一绝缘膜3b在有源区3a的一侧形成，并且从SOI层3的表面形成至掩埋绝缘膜2。此外，第二绝缘膜3c在有源区3a的另一侧形成，并且从SOI层3的表面开始形成至未到达掩埋绝缘膜2的预定深度。此外，根据平面视图，接触部4相对于有源区3a的中心在第一绝缘膜3b存在的一侧设置。

公开(公告)号：CN1649160A

公开(公告)日：2005-08-03

申请号：CN200410082145.7

申请日：2004-12-17

Applicant: 株式会社瑞萨科技

Inventor： 岩松俊明 ,  一法师隆志

IPC: H01L27/12 ,  H01L29/78 ,  H01L21/84 ,  H01L21/336

CPC classification number: H01L27/0617 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/0629 ,  H01L27/1203 ,  H01L27/13 ,  H01L28/10 ,  H01L28/20 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明提供一种防止凹陷的产生并降低电阻元件的寄生电容来实现高性能的电路工作的SOI器件。在电阻区RR中，在与螺旋电感SI的布置区对应的SOI层3的表面内，以在中间夹有SOI层3的方式布置多个沟槽隔离绝缘膜4，在各沟槽隔离绝缘膜4上分别布置有电阻元件30。沟槽隔离绝缘膜4具有下述混合隔离构造：在中央部分贯穿SOI层3到达隐埋氧化膜2成为完全隔离构造，在两端缘部，在其下部具有SOI层3成为部分隔离构造。

公开(公告)号：CN101335270A

公开(公告)日：2008-12-31

申请号：CN200810145979.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/11 ,  H01L27/12 ,  H01L23/522

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极33上，形成与字线连接的接触45。接触45穿通元件隔离绝缘膜14，抵达SOI层13。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜14下方的SOI层13相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触45连接的DTMOS结构，接触45还与第1驱动晶体管Q1的体区电连接。