公开(公告)号：CN101271893A

公开(公告)日：2008-09-24

申请号：CN200810006289.2

申请日：2008-02-05

Applicant: 株式会社瑞萨科技

Inventor： 前田敏 ,  原田英浩 ,  河野浩之

IPC: H01L27/04 ,  H01L23/522

CPC classification number: H01L29/94 ,  H01L23/5223 ,  H01L27/0805 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明实现电容元件的大容量化和半导体装置的小面积化此两者的并存。将种类彼此不同的多个电容元件堆积配置在半导体基板1上且并联连接。这些电容元件配置在相同平面区域内，且平面尺寸大致相同。下侧的电容元件可作为MOS型电容元件C1，所述MOS型电容元件C1是将设置在半导体基板1上的n型半导体区域4和隔着绝缘膜5而设置在n型半导体区域4上的上部电极6作为两个电极。在电容元件C1的上部配置有由配线M2～M6的梳状图案所形成的MIM型电容元件，并将此MIM型电容元件与电容元件C1并联连接。

公开(公告)号：CN101540324A

公开(公告)日：2009-09-23

申请号：CN200910128556.8

申请日：2009-03-18

Applicant: 株式会社瑞萨科技

Inventor： 前田敏 ,  关根康 ,  渡边哲也

IPC: H01L27/105 ,  H01L29/92 ,  H01L23/525

CPC classification number: H01L28/60 ,  H01L23/5223 ,  H01L27/0207 ,  H01L27/0629 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件，在半导体衬底(1)上形成MIM型电容元件，该MIM型电容元件在布线(M1～M5)的梳状金属图案形成电极。电容元件的下方配置有为了防止CMP工序中的小凹坑的虚拟栅极图案的导体图案(8b)和作为虚拟有源区域的有源区域(1b)，所述导体图案(8b)和有源区域(1b)通过与由布线(M1～M5)构成的屏蔽用的金属图案的连接来连接到固定电位。并且，导体图案(8b)及有源区域(1b)不与布线(M1～M5)的梳状金属图案平面重合。由此能提高具有电容元件的半导体器件的性能。