公开(公告)号：CN101150118A

公开(公告)日：2008-03-26

申请号：CN200710138036.6

申请日：2007-08-02

Applicant: 株式会社瑞萨科技

Inventor： 菊池卓 ,  金本光一 ,  宫崎忠一 ,  盐月敏弘

IPC: H01L25/00 ,  H01L25/18 ,  H01L23/488

CPC classification number: H01L24/83 ,  H01L23/3128 ,  H01L23/49575 ,  H01L24/27 ,  H01L24/29 ,  H01L24/32 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/78 ,  H01L24/85 ,  H01L24/97 ,  H01L25/0657 ,  H01L2224/05554 ,  H01L2224/274 ,  H01L2224/29111 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48175 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/48465 ,  H01L2224/48599 ,  H01L2224/49113 ,  H01L2224/4912 ,  H01L2224/49171 ,  H01L2224/49174 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2224/78301 ,  H01L2224/83191 ,  H01L2224/8385 ,  H01L2224/85181 ,  H01L2224/92 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L2924/0001 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01038 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01051 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/0132 ,  H01L2924/0133 ,  H01L2924/0134 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/07802 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/15311 ,  H01L2924/15738 ,  H01L2924/15747 ,  H01L2924/1576 ,  H01L2924/181 ,  H01L2924/30105 ,  H01L2924/3511 ,  H01L2224/85 ,  H01L2224/83 ,  H01L2224/92247 ,  H01L2924/00 ,  H01L2924/3512 ,  H01L2924/00012 ,  H01L2924/01028 ,  H01L2224/29099 ,  H01L2224/85399 ,  H01L2224/05599

Abstract: 本发明可以使具有下述结构的半导体装置的可靠性提高，即，将平面尺寸不同的多个半导体芯片经由具有接着性的绝缘膜，以堆叠的状态收纳在相同密封体内。所述半导体装置1A具有如下结构，即，将平面尺寸不同的多个半导体芯片2M1、2M2、2C介隔以DAF5a～5c，以堆叠的状态收纳在相同密封体4内，且于所述半导体装置1A中，使形成有控制电路的最上方半导体芯片2C的背面DAF5c的厚度，大于形成有存储电路的下层半导体芯片2M1、2M2的背面DAF5a、DAF5b各自的厚度。由此，可减少用以连接最上方的半导体芯片2C和配线基板3的接合线与下层半导体芯片2M2的主面角部的接触不良情况。