公开(公告)号：CN101510548A

公开(公告)日：2009-08-19

申请号：CN200910002219.4

申请日：2009-01-08

Applicant: 株式会社瑞萨科技

Inventor： 纐缬政巳 ,  泽田敏昭

IPC: H01L27/04 ,  H01L23/544 ,  H01L23/522 ,  H01L21/00 ,  H01L21/822 ,  H01L21/786

CPC classification number: H01L23/544 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/535 ,  H01L23/585 ,  H01L24/13 ,  H01L24/29 ,  H01L24/81 ,  H01L24/83 ,  H01L27/124 ,  H01L27/1248 ,  H01L29/78 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/5448 ,  H01L2224/16 ,  H01L2224/8113 ,  H01L2224/8185 ,  H01L2224/83101 ,  H01L2224/838 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0104 ,  H01L2924/01041 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01054 ,  H01L2924/01057 ,  H01L2924/01072 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/0132 ,  H01L2924/04941 ,  H01L2924/0781 ,  H01L2924/12042 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2924/1426 ,  H01L2924/1433 ,  H01L2924/15788 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/3025 ,  H01L2924/00

Abstract: 本发明提供一种能够通过提高对准标记的可见度来高精度地对半导体芯片和装配衬底进行定位的技术。在构成LCD驱动器的半导体芯片中，标记形成于半导体衬底上方的对准标记形成区域中。标记形成于与集成电路形成区域中的最上层布线(第三层布线)的层相同的层中。然后在标记和围绕标记的背景区域的下层中形成图案。这时，图案P1a形成于与第二层布线的层相同的层中，而图案P1b形成于与第一层布线的层相同的层中。另外，图案P2形成于与栅极电极的层相同的层中，而图案P3形成于与元件隔离区域的层相同的层中。

公开(公告)号：CN100463220C

公开(公告)日：2009-02-18

申请号：CN200410090934.5

申请日：2004-11-10

Applicant: 株式会社瑞萨科技

Inventor： 安冈秀记 ,  吉住圭一 ,  纐缬政巳

IPC: H01L29/78 ,  H01L27/04 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/76

CPC classification number: H01L29/66659 ,  H01L21/76229 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823481 ,  H01L29/0653 ,  H01L29/456 ,  H01L29/7835

Abstract: 针对对于具有高击穿电压场效应晶体管的半导体器件的扭结效应进行抑制或防止的目的，在高击穿电压pMIS的沟道区沿栅极宽度方向两端的每个沟槽型隔离部分与半导体衬底之间的边界区域中，在远离高击穿电压pMIS的每个具有场缓和功能的p-型半导体区的位置，设置具有与用作高击穿电压pMIS的源极和漏极的p+型半导体区相反的导电类型的n+型半导体区，从而不与p-型半导体区(特别是在漏极侧)相接触。n+型半导体区延伸到比沟槽型隔离部分更深的位置。

公开(公告)号：CN1933157B

公开(公告)日：2010-07-14

申请号：CN200610115085.3

申请日：2006-08-23

Applicant: 株式会社瑞萨科技

Inventor： 吉住圭一 ,  樋口和久 ,  中地孝行 ,  纐缬政巳 ,  安冈秀记

IPC: H01L27/06 ,  H01L21/822

CPC classification number: H01L27/0629 ,  H01L21/823462 ,  H01L21/823857 ,  H01L28/20 ,  H01L28/40

Abstract: 一种半导体器件，尽管存在虚拟有源区域，但是其仍使得不再需要较大的芯片面积并且改善了半导体衬底的表面平坦度。在制造这种半导体器件的工艺中，在作为有源区域的n型埋层上方形成用于高电压MISFET的厚栅绝缘膜，并且在该栅绝缘膜上方形成内部电路的电阻元件IR。由于该厚栅绝缘膜位于n型埋层与电阻元件IR之间，因此减小了在衬底(n型埋层)与电阻元件IR之间产生的耦合电容。

公开(公告)号：CN1617353A

公开(公告)日：2005-05-18

申请号：CN200410090934.5

申请日：2004-11-10

Applicant: 株式会社瑞萨科技

Inventor： 安冈秀记 ,  吉住圭一 ,  纐缬政巳

IPC: H01L29/78 ,  H01L27/04 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/76

CPC classification number: H01L29/66659 ,  H01L21/76229 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823481 ,  H01L29/0653 ,  H01L29/456 ,  H01L29/7835

Abstract: 针对对于具有高击穿电压场效应晶体管的半导体器件的扭结效应进行抑制或防止的目的，在高击穿电压pMIS的沟道区沿栅极宽度方向两端的每个沟槽型隔离部分与半导体衬底之间的边界区域中，在远离高击穿电压pMIS的每个具有场缓和功能的p－型半导体区的位置，设置具有与用作高击穿电压pMIS的源极和漏极的p+型半导体区相反的导电类型的n+型半导体区，从而不与p－型半导体区(特别是在漏极侧)相接触。n+型半导体区延伸到比沟槽型隔离部分更深的位置。

公开(公告)号：CN100440482C

公开(公告)日：2008-12-03

申请号：CN200610143112.8

申请日：2004-11-10

Applicant: 株式会社瑞萨科技

Inventor： 安冈秀记 ,  吉住圭一 ,  纐缬政巳

IPC: H01L21/8234

CPC classification number: H01L29/66659 ,  H01L21/76229 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823481 ,  H01L29/0653 ,  H01L29/456 ,  H01L29/7835

Abstract: 针对对于具有高击穿电压场效应晶体管的半导体器件的扭结效应进行抑制或防止的目的，在高击穿电压pMIS的沟道区沿栅极宽度方向两端的每个沟槽型隔离部分与半导体衬底之间的边界区域中，在远离高击穿电压pMIS的每个具有场缓和功能的p-型半导体区的位置，设置具有与用作高击穿电压pMIS的源极和漏极的p+型半导体区相反的导电类型的n+型半导体区，从而不与p-型半导体区(特别是在漏极侧)相接触。n+型半导体区延伸到比沟槽型隔离部分更深的位置。

公开(公告)号：CN1953159A

公开(公告)日：2007-04-25

申请号：CN200610143112.8

申请日：2004-11-10

Applicant: 株式会社瑞萨科技

Inventor： 安冈秀记 ,  吉住圭一 ,  纐缬政巳

IPC: H01L21/8234

CPC classification number: H01L29/66659 ,  H01L21/76229 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823481 ,  H01L29/0653 ,  H01L29/456 ,  H01L29/7835

Abstract: 针对对于具有高击穿电压场效应晶体管的半导体器件的扭结效应进行抑制或防止的目的，在高击穿电压pMIS的沟道区沿栅极宽度方向两端的每个沟槽型隔离部分与半导体衬底之间的边界区域中，在远离高击穿电压pMIS的每个具有场缓和功能的p－型半导体区的位置，设置具有与用作高击穿电压pMIS的源极和漏极的p+型半导体区相反的导电类型的n+型半导体区，从而不与p－型半导体区(特别是在漏极侧)相接触。n+型半导体区延伸到比沟槽型隔离部分更深的位置。

公开(公告)号：CN1933157A

公开(公告)日：2007-03-21

申请号：CN200610115085.3

申请日：2006-08-23

Applicant: 株式会社瑞萨科技

Inventor： 吉住圭一 ,  樋口和久 ,  中地孝行 ,  纐缬政巳 ,  安冈秀记

IPC: H01L27/06 ,  H01L21/822

CPC classification number: H01L27/0629 ,  H01L21/823462 ,  H01L21/823857 ,  H01L28/20 ,  H01L28/40

Abstract: 一种半导体器件，尽管存在虚拟有源区域，但是其仍使得不再需要较大的芯片面积并且改善了半导体衬底的表面平坦度。在制造这种半导体器件的工艺中，在作为有源区域的n型埋层上方形成用于高电压MISFET的厚栅绝缘膜，并且在该栅绝缘膜上方形成内部电路的电阻元件IR。由于该厚栅绝缘膜位于n型埋层与电阻元件IR之间，因此减小了在衬底(n型埋层)与电阻元件IR之间产生的耦合电容。