公开(公告)号：CN1495795A

公开(公告)日：2004-05-12

申请号：CN03158901.4

申请日：2003-09-08

Applicant: 株式会社瑞萨科技 ,  株式会社瑞萨电子元件设计

Inventor： 白子典彦 ,  大庭敦 ,  吉村芳正 ,  中山武志

IPC: G11C11/34 ,  H01L23/00

CPC classification number: G11C7/22 ,  G11C7/1006 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4096

Abstract: 本发明提供一种内部数据传送过程中在外部CPU请求传送时能够进行冲突仲裁的，其闪速存储器和伪SRAM设于MCP内的半导体存储装置。在闪速存储器60和内装伪SRAM40的RAM10设于MCP的半导体装置中，作为对伪SRAM40的控制信号，规定控制闪速存储器60与伪SRAM40之间的数据传送的内部传送用控制信号和控制外部CPU70与伪SRAM40之间的数据传送的外部传送用控制信号。在闪速存储器60与伪SRAM40之间的内部数据传送过程中，外部CPU70向伪SRAM40请求存取时，RAM10内的闪速控制器20控制内部传送用控制信号，以中断其内部数据传送。

公开(公告)号：CN100392760C

公开(公告)日：2008-06-04

申请号：CN03158901.4

申请日：2003-09-08

Applicant: 株式会社瑞萨科技 ,  株式会社瑞萨电子元件设计

Inventor： 白子典彦 ,  大庭敦 ,  吉村芳正 ,  中山武志

IPC: G11C11/34 ,  H01L23/00

CPC classification number: G11C7/22 ,  G11C7/1006 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4096

Abstract: 本发明提供一种内部数据传送过程中在外部CPU请求传送时能够进行冲突仲裁的，其闪速存储器和伪SRAM设于MCP内的半导体存储装置。在闪速存储器60和内装伪SRAM40的RAM10设于MCP的半导体装置中，作为对伪SRAM40的控制信号，规定控制闪速存储器60与伪SRAM40之间的数据传送的内部传送用控制信号和控制外部CPU70与伪SRAM40之间的数据传送的外部传送用控制信号。在闪速存储器60与伪SRAM40之间的内部数据传送过程中，外部CPU70向伪SRAM40请求存取时，RAM10内的闪速控制器20控制内部传送用控制信号，以中断其内部数据传送。