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公开(公告)号：CN101627445A
公开(公告)日：2010-01-13
申请号：CN200780052065.9
申请日：2007-03-08
Applicant: 爱德万测试株式会社
CPC classification number: G11C29/44 , G11C29/4401 , G11C29/70 , G11C2029/1208
Abstract: 本发明公开一种测试装置，包括：不良计数存储器，针对每个存储器库以及每个区块，存储不良单元的数量；不良计数寄存器，针对每个存储器库，存储在测试对象区块内检测出的不良单元的数量；存储器读出部，自各存储器库中依次逐个地读出测试对象区块内的一部分页；检测部，根据将由存储器读出部从各页读出的数据与期待值进行比较所得的结果，检测出各页内的不良单元；不良计数部，使与含有被检测出不良单元的页的存储器库对应的不良计数寄存器的计数值增加相当于被检测出的不良单元的数量；以及写入部，与已完成测试对象区块内的各页不良检测的存储器库对应，将不良计数寄存器内所存储的不良单元的数量，写入与不良计数存储器中的该存储器库的该测试对象区块对应的存储区域内。
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公开(公告)号：CN1938788A
公开(公告)日：2007-03-28
申请号：CN200580010169.4
申请日：2005-03-25
Applicant: 爱德万测试株式会社
Inventor： 佐藤新哉
CPC classification number: G11C29/028 , G11C29/50012 , G11C29/56 , G11C29/56012
Abstract: 本发明的测试装置包括：时序比较器，以选通信号的时序获取从被测试存储器所输出的输出信号的输出值；逻辑比较器，将时序比较器所获取的输出值与预先生成的期待值进行比较，并输出比较结果；以及相位调整控制电路，根据逻辑比较器所输出的比较结果，而调整选通信号的时序。而且，本发明的测试装置还包括：第1可变延迟电路，其使选通信号延迟以提供给时序比较器，而相位调整控制电路根据逻辑比较器所输出的比较结果，设定第1可变延迟电路的延迟量。
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公开(公告)号：CN101627446A
公开(公告)日：2010-01-13
申请号：CN200780052075.2
申请日：2007-03-09
Applicant: 爱德万测试株式会社
CPC classification number: G11C29/56 , G11C29/48 , G11C2029/5602
Abstract: 本发明提供一种测试装置，其具有：多个匹配检测部，分别接收从被测试存储器的状态输出端输出的表示各自的指令的处理状态的状态信号，在状态信号成为就绪状态后，各自输出匹配信号；判断部，根据被多个匹配检测部输出的多个匹配信号的逻辑积，判断被测试存储器已经结束了多个指令的处理；以及，分配部，在具有多个存储器库的被测试存储器的测试中，与多个存储器库各自对应分别分配多个匹配检测部；在具有多个存储器库的被测试存储器的测试中，多个匹配检测部分别接收在从被测试存储器的状态输出端以不同周期由存储器库分别输出的、表示各个指令的处理状态的状态信号中，对应的存储器库的状态信号后，输出匹配信号。
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Patent Agency Ranking
公开(公告)号：CN100505107C
公开(公告)日：2009-06-24
申请号：CN200580010169.4
申请日：2005-03-25
Applicant: 爱德万测试株式会社
Inventor： 佐藤新哉
CPC classification number: G11C29/028 , G11C29/50012 , G11C29/56 , G11C29/56012
Abstract: 本发明的测试装置包括：时序比较器，以选通信号的时序获取从被测试存储器所输出的输出信号的输出值；逻辑比较器，将时序比较器所获取的输出值与预先生成的期待值进行比较，并输出比较结果；以及相位调整控制电路，根据逻辑比较器所输出的比较结果，而调整选通信号的时序。而且，本发明的测试装置还包括：第1可变延迟电路，其使选通信号延迟以提供给时序比较器，而相位调整控制电路根据逻辑比较器所输出的比较结果，设定第1可变延迟电路的延迟量。
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公开(公告)号：CN101147205A
公开(公告)日：2008-03-19
申请号：CN200680008944.7
申请日：2006-11-24
Applicant: 爱德万测试株式会社
IPC: G11C29/56
CPC classification number: G11C29/56 , G11C29/56004 , G11C2029/5602 , G11C2029/5606
Abstract: 本发明提供测试被测存储器的测试装置。该测试装置具备向被测存储器的各页中分别写入预设测试数据，测试被测存储器的写入单元和收录被测存储器测试结果的失效存储单元两大元件。而失效存储单元又具备测量每一页的数据写入时间的测量单元，以设定的页数累计写入时间的累计单元，以及比较累计单元计算出的累计值与累计期待值，从而判定上述被测存储器是否合格的判定单元等元件。
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公开(公告)号：CN101361140A
公开(公告)日：2009-02-04
申请号：CN200780001599.9
申请日：2007-02-16
Applicant: 爱德万测试株式会社
Inventor： 佐藤新哉
CPC classification number: G11C29/56 , G11C29/56008 , G11C2029/5602 , G11C2029/5606
Abstract: 本发明提供一种以高效率管理测试结果为目的的测试装置，该测试装置包括：测试被测试存储器的各单元的测试部；对应被测试存储器的各单元，在失效存储器中保存表示该单元好坏的失效信息的失效信息保存部；对被测试存储器具有的每个块，计数在该块内中被检测出的不良单元的数目的计数部；块接收要求读出块所包含的各单元的失效信息的读出要求接收部；将读出目标块内的不良单元的数和预先被确定的基准数进行比较的比较部；把读出目标块内的不良单元的数超过基准数作为条件，为了对读出要求回信，将包含读出目标块内的各单元的失效信息的回信数据列中，连续的复数的失效信息转换成表示品质不良的值的变换部；以及回信数据列压缩后回信的压缩部。
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公开(公告)号：CN101310342A
公开(公告)日：2008-11-19
申请号：CN200780000113.X
申请日：2007-03-22
Applicant: 爱德万测试株式会社
CPC classification number: G01R31/31932 , G11C29/56 , G11C29/56008 , G11C2029/5606
Abstract: 本发明提供一种对用于存储附加了错误订正符号的数据流的被测试存储器(以下称为DUT)进行有效测试的测试装置。该测试装置将从DUT读取的数据流所包含的各比特与期望值相比较。该比较结果作为表示DUT的每个存储单元是否合格的比特合格/失效信息被存储在第一失效存储器(以下称为FM)中。存储装置在每一页统计与期望值不一致的比特数，并在DUT的每一级别及每一页，判断与期望值不一致的比特数是否满足该级别的条件。该判断结果作为在每个级别表示各页是否合格的页合格/失效信息被存储在第二FM中。如果包含有对应某存储单元的比特的页满足某级别条件的比特合格信息存储在第二FM中，则测试装置将第一FM的比特合格/失效信息变更为表示该存储单元合格的值进行输出。
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公开(公告)号：CN101147206A
公开(公告)日：2008-03-19
申请号：CN200680009100.4
申请日：2006-11-28
Applicant: 爱德万测试株式会社
CPC classification number: G11C29/56 , G11C2029/2602 , G11C2029/5606
Abstract: 本发明的目的在于比传统方法更有效地测试多个被测试存储器。本发明提供测试多个被测试存储器的测试装置。该测试装置包括：与多个被测试存储器的数据输入输出端子通过总线相连、与数据输入输出端子之间发送接收数据的数据输入输出部；经由数据输入输出部、向多个被测试存储器并行地提供测试数据的测试数据提供部；与测试数据的提供同步、向多个被测试存储器并行地提供可写入信号的写入控制部；为多个被测试存储器的每个连续地提供可读取信号的读取控制部；将从各个被测试存储器连续读出的测试数据与期待值进行比较的比较部；以某一测试数据与期待值不一致为条件，检测对输出了该测试数据的被测试存储器写入失败的检测部。
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