公开(公告)号：CN104576717A

公开(公告)日：2015-04-29

申请号：CN201410553520.5

申请日：2014-10-17

Applicant: 瑞萨电子株式会社

Inventor： 辻内干夫 ,  新田哲也

IPC: H01L29/739 ,  H01L29/06

CPC classification number: H01L29/7393 ,  H01L29/0696 ,  H01L29/1033 ,  H01L29/1095 ,  H01L29/7395 ,  H01L29/7801

Abstract: 本发明涉及一种半导体器件。可以提高短路能力同时抑制整体电流能力下降的半导体器件。在该半导体器件中，在半导体衬底的主表面上在一个方向上布置成行的多个IGBT(绝缘栅双极性晶体管)包括在该一个方向上位于最端部的IGBT和相比于位于最端部的IGBT位于更中间的IGBT。位于最端部的IGBT的电流能力高于位于中间的IGBT的电流能力。

公开(公告)号：CN102208429A

公开(公告)日：2011-10-05

申请号：CN201110082503.4

申请日：2011-03-30

Applicant: 瑞萨电子株式会社

Inventor： 辻内干夫 ,  多留谷政良 ,  竹内阳介

IPC: H01L27/22 ,  H01L43/08 ,  H01L43/12

CPC classification number: H01L43/08 ,  H01L27/228 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 提供一种阻挡外部磁场的磁屏蔽效果优良的半导体器件和半导体器件组件。该半导体器件包括：层间绝缘膜，形成为覆盖半导体衬底的主表面之上形成的切换元件；平板状引出布线；耦合布线，将引出布线与切换元件相互耦合；以及磁阻元件，包括磁化定向可变的磁化自由层并且形成于引出布线之上。该半导体器件具有可以用来改变磁化自由层的磁化状态的布线和另一布线。在多个磁阻元件布置于其中的存储器单元区域中，布置于磁阻元件上方的第一高导磁率膜从存储器单元区域一直延伸到作为除了存储器单元区域之外的区域的外围区域。

公开(公告)号：CN102208429B

公开(公告)日：2015-06-17

申请号：CN201110082503.4

申请日：2011-03-30

Applicant: 瑞萨电子株式会社

Inventor： 辻内干夫 ,  多留谷政良 ,  竹内阳介

IPC: H01L27/22 ,  H01L43/08 ,  H01L43/12

CPC classification number: H01L43/08 ,  H01L27/228 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 提供一种阻挡外部磁场的磁屏蔽效果优良的半导体器件和半导体器件组件。该半导体器件包括：层间绝缘膜，形成为覆盖半导体衬底的主表面之上形成的切换元件；平板状引出布线；耦合布线，将引出布线与切换元件相互耦合；以及磁阻元件，包括磁化定向可变的磁化自由层并且形成于引出布线之上。该半导体器件具有可以用来改变磁化自由层的磁化状态的布线和另一布线。在多个磁阻元件布置于其中的存储器单元区域中，布置于磁阻元件上方的第一高导磁率膜从存储器单元区域一直延伸到作为除了存储器单元区域之外的区域的外围区域。

公开(公告)号：CN104576717B

公开(公告)日：2019-05-17

申请号：CN201410553520.5

申请日：2014-10-17

Applicant: 瑞萨电子株式会社

Inventor： 辻内干夫 ,  新田哲也

IPC: H01L29/739 ,  H01L29/06

Abstract: 本发明涉及一种半导体器件。可以提高短路能力同时抑制整体电流能力下降的半导体器件。在该半导体器件中，在半导体衬底的主表面上在一个方向上布置成行的多个IGBT(绝缘栅双极性晶体管)包括在该一个方向上位于最端部的IGBT和相比于位于最端部的IGBT位于更中间的IGBT。位于最端部的IGBT的电流能力高于位于中间的IGBT的电流能力。

公开(公告)号：CN101593764B

公开(公告)日：2013-08-21

申请号：CN200910141195.0

申请日：2009-05-26

Applicant: 瑞萨电子株式会社

Inventor： 村田龙纪 ,  辻内干夫

IPC: H01L27/22 ,  H01L23/532 ,  H01L21/82 ,  H01L21/768

CPC classification number: H01L27/224 ,  B82Y25/00 ,  B82Y40/00 ,  H01F10/3254 ,  H01F41/302 ,  H01F41/307 ,  H01L43/08 ,  H01L43/12

Abstract: 本发明使得可以获得一种能够形成可靠性高的上布线而对用于MTJ器件的磁材料的性质无有害影响的半导体器件及其制造方法。用可还原NH3或者H2施加等离子体处理作为预处理。随后，用以在MTJ器件上施以拉伸应力的拉伸应力氮化硅膜形成于包层上方和其中未形成包层的层间电介质膜上方。接着，用以在MTJ器件上施以压缩应力的压缩应力氮化硅膜形成于拉伸应力氮化硅膜上方。用于形成拉伸应力氮化硅膜和压缩应力氮化硅膜的条件如下：使用平行板型等离子体CVD装置；在0.03到0.4W/cm2的范围中设置射频功率；在200℃到350℃的范围中设置膜形成温度。