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公开(公告)号：CN104115275B
公开(公告)日：2017-02-15
申请号：CN201280069809.9
申请日：2012-02-16
Applicant: 瑞萨电子株式会社
IPC: H01L29/78
CPC classification number: H01L29/7393 , H01L27/0255 , H01L29/0696 , H01L29/0808 , H01L29/0821 , H01L29/1008 , H01L29/41708
Abstract: 在重视电流的IGBT中，集电极用导电层(PR1)针对集电极区域(CR)中包含的1个集电极用活性区域(CRa)通过多个接触进行连接。针对1个集电极用活性区域(CRa)的集电极用导电层(PR1)的接触部的个数多于针对基极区域(BR、BCR)中包含的1个基极用活性区域(BCR)的发射极用导电层(PR2)的接触部的个数。
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公开(公告)号：CN104600052A
公开(公告)日：2015-05-06
申请号：CN201410598459.6
申请日：2014-10-30
Applicant: 瑞萨电子株式会社
IPC: H01L23/498 , H01L25/16 , H01L23/522
CPC classification number: H01L23/5228 , H01L23/53223 , H01L23/53266 , H01L27/0802 , H01L28/20 , H01L28/24 , H01L2224/05554
Abstract: 一种半导体装置，其中，多个第1配线层(M1)配置在基板(SUB)的主表面上，第1绝缘膜(SO12)配置为覆盖多个第1配线层(M1)的上表面，第2绝缘膜(SO13)配置为覆盖第1绝缘膜(SO12)的上表面，多个第2配线层(M2)配置在第2绝缘膜(SO13)上。金属电阻元件层(Rmn)配置在多个第2配线层(M2)中的至少一个第2配线层(M2)的正下方。多个导电层(CP1)分别从多个第2配线层(M2)沿与主表面交叉的Z方向朝向金属电阻元件层(Rmn)延伸。金属电阻元件层(Rmn)包括金属配线层(Rm)。多个导电层(CP1)中的至少一个导电层(CP1)的侧面的至少一部分与金属配线层(Rm)连接。
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公开(公告)号：CN102157431A
公开(公告)日：2011-08-17
申请号：CN201110025275.7
申请日：2011-01-19
Applicant: 瑞萨电子株式会社
IPC: H01L21/762 , H01L27/088
CPC classification number: H01L21/76283 , H01L21/76232 , H01L21/823878 , H01L22/34 , H01L27/1203 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供半导体器件及其制造方法，该半导体器件可以使用简单工艺制造而无需确保高掩埋性质。在根据本发明的半导体器件的制造方法中，首先制备具有通过依次堆叠支撑衬底、埋置绝缘膜和半导体层而得到的配置的半导体衬底。然后，在半导体层的主表面之上完成具有导电部分的元件。形成在平面图中包围元件并且从半导体层的主表面到达埋置绝缘膜的沟槽。在元件之上以及在沟槽中形成第一绝缘膜(层间绝缘膜)，以相应地覆盖元件并在沟槽中形成气隙。然后，在第一绝缘膜中形成到达元件的导电部分的接触孔。
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公开(公告)号：CN104810365B
公开(公告)日：2019-07-19
申请号：CN201510039267.6
申请日：2015-01-27
Applicant: 瑞萨电子株式会社
IPC: H01L29/10 , H01L29/06 , H01L29/78 , H01L27/092 , H01L21/336
CPC classification number: H01L29/7813 , H01L27/0922 , H01L29/063 , H01L29/0634 , H01L29/0696 , H01L29/1095 , H01L29/66734 , H01L29/7809
Abstract: 本发明涉及半导体装置及其制造方法。为了提供能够通过抑制双RESURF结构的尺寸变化而抑制击穿电压的降低的半导体装置及其制造方法。在半导体装置中，上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面的一侧接触。半导体衬底具有场氧化物，其在该一个主表面上被形成为到达上侧RESURF区域。半导体衬底包括第二导电类型体区，该第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近场氧化物。
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Patent Agency Ranking
公开(公告)号：CN104576717B
公开(公告)日：2019-05-17
申请号：CN201410553520.5
申请日：2014-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 本发明涉及一种半导体器件。可以提高短路能力同时抑制整体电流能力下降的半导体器件。在该半导体器件中，在半导体衬底的主表面上在一个方向上布置成行的多个IGBT(绝缘栅双极性晶体管)包括在该一个方向上位于最端部的IGBT和相比于位于最端部的IGBT位于更中间的IGBT。位于最端部的IGBT的电流能力高于位于中间的IGBT的电流能力。
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公开(公告)号：CN102544008B
公开(公告)日：2016-07-06
申请号：CN201110408212.X
申请日：2011-12-06
Applicant: 瑞萨电子株式会社
IPC: H01L27/088
CPC classification number: H01L27/088 , H01L21/823481 , H01L27/0248
Abstract: 本发明提供一种半导体器件，其抑制电子从输出晶体管的形成区域向其它元件的形成区域的移动的效果高、并能够抑制元件的错误动作。具备半导体衬底(SUB)、一对注入源元件(DR)、有源势垒结构(AB)以及p型接地区域(PGD)。半导体衬底(SUB)具有主表面且在内部具有p型区域。一对注入源元件(DR)形成在p型区域上且形成在主表面上。有源势垒结构(AB)配置在主表面上被一对注入源元件(DR)夹持的区域上。p型接地区域(PGD)是如下的区域：形成在避开主表面上被一对注入源元件(DR)夹持的区域而与一对注入源元件(DR)和有源势垒结构(AB)相比更靠近主表面的端部侧，并且与p型区域电连接，能够施加接地电位。p型接地区域(PGD)在与一对注入源元件(DR)所夹持的区域相邻的区域上断开。
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公开(公告)号：CN104900700A
公开(公告)日：2015-09-09
申请号：CN201510095254.0
申请日：2015-03-03
Applicant: 瑞萨电子株式会社
CPC classification number: H01L29/0653 , H01L21/761 , H01L21/764 , H01L23/3171 , H01L23/485 , H01L23/522 , H01L29/1045 , H01L29/42368 , H01L29/665 , H01L29/66659 , H01L29/7835 , H01L2924/0002 , H01L2924/00
Abstract: 本发提供一种半导体器件，即一种改善性能的半导体器件。半导体衬底的表面层部分中具有彼此分离的用于源极的n+型半导体区以及用于漏极的n+型半导体区。半导体衬底的在用于源极的n+型半导体区以及用于漏极的n+型半导体区之间的主表面上具有经由作为栅绝缘膜的栅电极。半导体衬底的栅电极下方的沟道形成区以及用于漏极的n+型半导体区之间的主表面中具有LOCOS氧化膜以及STI绝缘膜。在LOCOS氧化膜和STI绝缘膜中，LOCOS氧化膜位于沟道形成区侧且STI绝缘膜位于用于漏极的n+型半导体区侧。
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公开(公告)号：CN104810365A
公开(公告)日：2015-07-29
申请号：CN201510039267.6
申请日：2015-01-27
Applicant: 瑞萨电子株式会社
CPC classification number: H01L29/7813 , H01L27/0922 , H01L29/063 , H01L29/0634 , H01L29/0696 , H01L29/1095 , H01L29/66734 , H01L29/7809
Abstract: 本发明涉及半导体装置及其制造方法。为了提供能够通过抑制双RESURF结构的尺寸变化而抑制击穿电压的降低的半导体装置及其制造方法。在半导体装置中，上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面的一侧接触。半导体衬底具有场氧化物，其在该一个主表面上被形成为到达上侧RESURF区域。半导体衬底包括第二导电类型体区，该第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近场氧化物。
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