公开(公告)号：CN1905145A

公开(公告)日：2007-01-31

申请号：CN200610094072.2

申请日：2006-06-22

Applicant: 飞思卡尔半导体公司

Inventor： 阿米努丁·伊斯梅尔 ,  卢威耀 ,  张光美 ,  杨清才

IPC: H01L21/50 ,  H01L25/00

CPC classification number: H01L25/0657 ,  H01L24/27 ,  H01L24/32 ,  H01L24/45 ,  H01L24/73 ,  H01L24/743 ,  H01L25/50 ,  H01L2224/32014 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/48471 ,  H01L2224/48479 ,  H01L2224/73265 ,  H01L2224/743 ,  H01L2224/85051 ,  H01L2224/85951 ,  H01L2224/85986 ,  H01L2225/0651 ,  H01L2225/06575 ,  H01L2225/06582 ,  H01L2924/00014 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2224/85186 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/4554

Abstract: 一种制造层叠芯片封装(50)的方法，所述方法包括：将第一集成电路(IC)芯片(52)与底部基座(56)相连并电连接。在第一芯片(52)上形成多个依次相叠的粘合材料(54)层(54A、54B和54C)。利用粘合材料(54)使第二芯片(72)连接在第一芯片(52)上，使得依次相叠的粘合材料层(54A、54B和54C)在第一芯片(52)和第二芯片(72)之间保持预定的间距(H)。第二芯片(72)与底部基座电连接(56)。