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公开(公告)号：KR102235782B1
公开(公告)日：2021-04-02
申请号：KR1020190133195A
申请日：2019-10-24
Applicant: 가천대학교 산학협력단
IPC: H01L21/8238 , H01L21/02 , H01L21/033 , H01L21/311 , H01L21/324 , H01L27/092 , H01L29/66
CPC classification number: H01L21/823807 , H01L21/02164 , H01L21/0217 , H01L21/0337 , H01L21/31105 , H01L21/31144 , H01L21/324 , H01L21/823814 , H01L21/823857 , H01L21/823864 , H01L21/823892
Abstract: 본 발명은 반도체 소자의 제조방법에 관한 것으로, 부양된 실리콘층으로 수직으로 하나 이상 적층된 실리콘 나노 와이어를 만들고, 각 실리콘 나노 와이어 표면에 나노 와이어 직경에 가까운 두께로 실리콘 버퍼층을 둘러싼 후 실리콘게르마늄 쉘을 형성함으로써, 종래 실리콘 CMOS 공정을 이용하여, 벌크 실리콘 기판 상에서도 균일한 두께의 실리콘게르마늄 쉘 채널 구조를 갖는 반도체 소자를 제조할 수 있는 효가가 있다.
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公开(公告)号：KR101958769B1
公开(公告)日：2019-03-15
申请号：KR1020170152803
申请日：2017-11-16
Applicant: 가천대학교 산학협력단
IPC: H01L29/788 , G06N3/063 , H01L27/11517
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公开(公告)号：KR101671860B1
公开(公告)日：2016-11-03
申请号：KR1020150102690
申请日：2015-07-20
Applicant: 서울대학교산학협력단 , 가천대학교 산학협력단
IPC: H01L27/115 , H01L27/24
CPC classification number: H01L27/2463 , G11C13/0007 , G11C13/004 , G11C2013/005 , G11C2213/15 , G11C2213/33 , G11C2213/54 , H01L27/2409 , H01L27/2472 , H01L45/10 , H01L45/1233 , H01L45/145 , H01L45/147 , H01L45/148 , H01L45/149 , H01L45/1616
Abstract: 본발명은저항변화메모리즉 저항성메모리소자에관한것으로, 저항변화층과하부전극사이에터널링절연막을삽입함으로써, 비선택셀에는낮은전압으로직접터널링에의한전류, 선택셀에는높은전압으로 F-N 터널링에의한전류로선택비를높여읽기동작시누설전류를효과적으로억제할수 있으며, 터널링절연막의두께를조절하여동작전류를㎂ 이하수준으로낮추어저전력동작이가능하며, 반도체물질로하부전극(워드라인)을형성함으로써, 실리콘공정과의호환성으로주변회로소자와함께공정할수 있는터널링절연막이삽입된저항성메모리소자및 이를이용한메모리어레이와그 제조방법을함께제공한다.
Abstract translation: 电阻随机存取存储器件在电阻变化层和底部电极之间设置有隧穿绝缘体层。 因此，可以通过在未选择的单元中由低电压引起的直接隧道的电流和在所选择的单元中由高电压引起的FN隧穿的电流来提高选择（开/关）比，以有效地抑制 读取操作中的漏电流，通过控制隧穿绝缘体层的厚度使低电流操作更小的μA电平，并且通过用半导体材料形成底电极（字线）与电路器件同时制造。
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公开(公告)号：KR102112013B1
公开(公告)日：2020-05-18
申请号：KR1020180068304
申请日：2018-06-14
Applicant: 가천대학교 산학협력단 , 성균관대학교산학협력단
IPC: H01L21/8238 , H01L27/108
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公开(公告)号：KR102051306B1
公开(公告)日：2019-12-03
申请号：KR1020180024449
申请日：2018-02-28
Applicant: 가천대학교 산학협력단 , 이화여자대학교 산학협력단
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Patent Agency Ranking
公开(公告)号：KR1020180017761A
公开(公告)日：2018-02-21
申请号：KR1020160102082
申请日：2016-08-11
Applicant: 가천대학교 산학협력단
IPC: H01L29/78 , H01L29/66 , H01L21/8238
CPC classification number: H01L27/0924 , H01L21/02532 , H01L21/02656 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/823878 , H01L29/7831 , H01L21/8238 , H01L29/66795 , H01L29/7842 , H01L29/7855
Abstract: 본발명은벌크실리콘기판에실리콘핀을돌출시키고실리콘핀의삼면에얇은실리콘게르마늄액티브층을형성하여실리콘핀과의오프셋전위로삼중게이트가감싸는부위에서게이트절연막과실리콘핀 사이의삼면에정공우물을각각형성하고, 각정공우물에모인정공이정공의이동도가높은각 면의액티브층을따라이동하게함으로써, 초고속, 저전력구동이가능할분만아니라실리콘핀-바디간 일체형구조로바디바이어싱을할 수있으며, n-채널핀펫(FinFET)형트랜지스터와하나의기판에서동일한 CMOS 공정으로함께제조할수 있는 p-채널삼중게이트트랜지스터및 그제조방법을제공한다.
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公开(公告)号：KR102235782B1
公开(公告)日：2021-04-02
申请号：KR1020190133195
申请日：2019-10-24
Applicant: 가천대학교 산학협력단
IPC: H01L21/8238 , H01L21/311 , H01L21/033 , H01L21/324 , H01L21/02 , H01L27/092 , H01L29/66
Abstract: 본발명은반도체소자의제조방법에관한것으로, 부양된실리콘층으로수직으로하나이상적층된실리콘나노와이어를만들고, 각실리콘나노와이어표면에나노와이어직경에가까운두께로실리콘버퍼층을둘러싼후 실리콘게르마늄쉘을형성함으로써, 종래실리콘 CMOS 공정을이용하여, 벌크실리콘기판상에서도균일한두께의실리콘게르마늄쉘 채널구조를갖는반도체소자를제조할수 있는효가가있다.
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公开(公告)号：KR102211320B1
公开(公告)日：2021-02-03
申请号：KR1020190055291
申请日：2019-05-10
Applicant: 성균관대학교산학협력단 , 가천대학교 산학협력단
IPC: H01L45/00 , G06N3/063 , H01L29/772 , H01L21/8234
Abstract: 본발명은인간의뇌 신경망을모사하는시냅스소자및 이의제조방법에관한것이다. 본발명의일 실시예에따른멀티비트시냅스소자는, 전계효과트랜지스터(FET) 및상기전계효과트랜지스터에직렬연결된가변저항메모리(CBRAM)를포함하며, 상기전계효과트랜지스터는, 반도체채널층; 상기반도체채널층의양 단부에각각배치되는제 1 소오스/드레인및 제 2 소오스/드레인; 상기제 1 및제 2 소오스/드레인사이의상기반도체채널층상에배치되는게이트절연막; 상기게이트절연막상에배치되는유전체막; 및상기유전체막상에배치되는게이트전극을포함하며, 상기가변저항메모리의일 전극이상기트랜지스터의상기제 1 및제 2 소오스/드레인중 어느하나에연결되고, 상기유전체막은생체복합유전물질을포함할수 있다.
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公开(公告)号：KR102068087B1
公开(公告)日：2020-01-20
申请号：KR1020180020606
申请日：2018-02-21
Applicant: 가천대학교 산학협력단 , 이화여자대학교 산학협력단
IPC: G01N33/543 , G01N27/414
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公开(公告)号：KR102059896B1
公开(公告)日：2019-12-27
申请号：KR1020180127746
申请日：2018-10-24
Applicant: 가천대학교 산학협력단
IPC: H01L27/108 , H01L21/8238 , H01L29/12 , H01L29/417 , H01L29/739
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