公开(公告)号：KR20210032240A

公开(公告)日：2021-03-24

申请号：KR1020190113760A

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

CPC classification number: H01L29/792 ,  H01L21/02164 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02263 ,  H01L29/513

Abstract: 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.

公开(公告)号：KR20210030306A

公开(公告)日：2021-03-17

申请号：KR1020210025467A

申请日：2021-02-25

Applicant: 삼성전자주식회사 ,  성균관대학교산학협력단

Inventor： 박상용 ,  박진홍 ,  이성주

IPC: H01L29/792 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/423 ,  H01L29/788

CPC classification number: H01L29/792 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/788

Abstract: 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판, 기판 상에, 기판과 접촉하는 터널 절연층, 터널 절연층 상에, 터널 절연층과 접촉하고, 강유전체(ferroelectric) 물질을 포함하는 전하 저장층, 전하 저장층 상에, 전하 저장층과 접촉하는 배리어 절연층, 및 배리어 절연층 상에, 배리어 절연층과 접촉하는 게이트 전극을 포함한다.

公开(公告)号：KR102223019B1

公开(公告)日：2021-03-05

申请号：KR1020190127835A

申请日：2019-10-15

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  최재웅 ,  김관호 ,  막심

IPC: H01L29/749 ,  H01L21/02 ,  H01L21/28 ,  H01L29/267 ,  H01L29/87

CPC classification number: H01L29/749 ,  H01L21/0226 ,  H01L21/28194 ,  H01L21/31111 ,  H01L29/267 ,  H01L29/87

Abstract: 본 발명에 따른 다중 부성미분 전달전도 특성 소자는 기판 전도부; 상기 기판 전도부 상에 적층되어 형성된 게이트 절연층; 서로 상이한 문턱 전압을 가지며 상기 게이트 절연층 상에 수평방향으로 직렬로 연결되어 형성된 제1, 제2, 제3 반도체; 및 상기 제1 반도체와 상기 제3 반도체 양단에 형성되는 전극;을 포함하여, 하나의 소자 내에서 세 개 이상의 반도체 물질의 접합을 형성하여 여러 개의 피크 및 밸리 특성을 가져, 칩을 차지하는 부성미분 전달전도 소자의 면적이 크게 증가하지 않으면서 4개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현(예를 들면, 1개의 다중 부성미분 전달전도 소자에 1개의 트랜지스터를 연결하면 4진법 인버터 혹은 4진법 메모리를 구현)하는데 활용되어 칩을 저전력화, 소형화, 및 고속화시키는 효과가 있다.

公开(公告)号：KR102234174B1

公开(公告)日：2021-04-01

申请号：KR1020190113760A

申请日：2019-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L29/792 ,  H01L21/02 ,  H01L29/51

CPC classification number: H01L29/792 ,  H01L21/02164 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02263 ,  H01L29/513

Abstract: 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.

公开(公告)号：KR102211320B1

公开(公告)日：2021-02-03

申请号：KR1020190055291

申请日：2019-05-10

Applicant: 성균관대학교산학협력단 ,  가천대학교 산학협력단

Inventor： 박진홍 ,  허근 ,  조성재 ,  이성주

IPC: H01L45/00 ,  G06N3/063 ,  H01L29/772 ,  H01L21/8234

Abstract: 본발명은인간의뇌 신경망을모사하는시냅스소자및 이의제조방법에관한것이다. 본발명의일 실시예에따른멀티비트시냅스소자는, 전계효과트랜지스터(FET) 및상기전계효과트랜지스터에직렬연결된가변저항메모리(CBRAM)를포함하며, 상기전계효과트랜지스터는, 반도체채널층; 상기반도체채널층의양 단부에각각배치되는제 1 소오스/드레인및 제 2 소오스/드레인; 상기제 1 및제 2 소오스/드레인사이의상기반도체채널층상에배치되는게이트절연막; 상기게이트절연막상에배치되는유전체막; 및상기유전체막상에배치되는게이트전극을포함하며, 상기가변저항메모리의일 전극이상기트랜지스터의상기제 1 및제 2 소오스/드레인중 어느하나에연결되고, 상기유전체막은생체복합유전물질을포함할수 있다.

公开(公告)号：KR1020200130015A

公开(公告)日：2020-11-18

申请号：KR1020190055291

申请日：2019-05-10

Applicant: 성균관대학교산학협력단 ,  가천대학교 산학협력단

Inventor： 박진홍 ,  허근 ,  조성재 ,  이성주

IPC: H01L45/00 ,  G06N3/063 ,  H01L29/772 ,  H01L21/8234

Abstract: 본발명은인간의뇌 신경망을모사하는시냅스소자및 이의제조방법에관한것이다. 본발명의일 실시예에따른멀티비트시냅스소자는, 전계효과트랜지스터(FET) 및상기전계효과트랜지스터에직렬연결된가변저항메모리(CBRAM)를포함하며, 상기전계효과트랜지스터는, 반도체채널층; 상기반도체채널층의양 단부에각각배치되는제 1 소오스/드레인및 제 2 소오스/드레인; 상기제 1 및제 2 소오스/드레인사이의상기반도체채널층상에배치되는게이트절연막; 상기게이트절연막상에배치되는유전체막; 및상기유전체막상에배치되는게이트전극을포함하며, 상기가변저항메모리의일 전극이상기트랜지스터의상기제 1 및제 2 소오스/드레인중 어느하나에연결되고, 상기유전체막은생체복합유전물질을포함할수 있다.

公开(公告)号：KR102112013B1

公开(公告)日：2020-05-18

申请号：KR1020180068304

申请日：2018-06-14

Applicant: 가천대학교 산학협력단 ,  성균관대학교산학협력단

Inventor： 조성재 ,  박진홍 ,  허근 ,  이재윤

IPC: H01L21/8238 ,  H01L27/108

公开(公告)号：WO2020111752A2

公开(公告)日：2020-06-04

申请号：PCT/KR2019/016418

申请日：2019-11-27

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  최재웅 ,  김관호 ,  이성주 ,  임지혜 ,  안드레예프막심

IPC: H01L45/00

Abstract: 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 기판, 기판 상에 형성된 게이트 전극, 게이트 전극상에 형성된 절연층, 절연층 상에 형성된 소스 전극 물질층, 절연층 상에 형성되고, 소스 전극 물질층과 이종 접합하도록 형성된 반도체 물질층, 소스 전극 물질층 상에 형성된 소스 전극 및 반도체 물질층 상에 형성된 드레인 전극을 포함하되, 소스 전극 물질층은 게이트 전극을 통해 인가되는 게이트 전압에 따라 일함수가 조절되는 것이고, 게이트 전압의 크기에 따라 부성 미분 전달컨덕턴스 특성을 나타내는 것이다.

公开(公告)号：WO2021054728A1

公开(公告)日：2021-03-25

申请号：PCT/KR2020/012520

申请日：2020-09-16

Applicant: 성균관대학교산학협력단

Inventor： 박진홍 ,  김관호 ,  최재웅 ,  이주희

IPC: H01L27/26 ,  H01L47/00

Abstract: 본 발명에 따른 제1 실시예의 부성미분저항 소자 제조방법은 기판상에 제1 반도체를 형성시키는 제1 단계; 상기 제1 반도체의 일측 상부에 접하도록 제2 반도체를 형성시키는 제2 단계; 상기 반도체의 일측 하부에 접하도록 제3 반도체를 상기 제2 반도체와 소정 간격만큼 이격되게 형성시키는 제3 단계; 및 상기 제1 반도체의 타측과 기 제2 및 제3 반도체가 형성된 일측에 금속전극을 형성시키는 제4단계;를 포함하여 칩을 차지하는 부성미분저항 소자의 면적이 크게 증가하지 않으면서 3개 이상의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현하는데 활용될 수 있는 효과가 있다.

公开(公告)号：WO2023038465A1

公开(公告)日：2023-03-16

申请号：PCT/KR2022/013545

申请日：2022-09-08

Applicant: 성균관대학교산학협력단

Inventor： 최해주 ,  강태호 ,  강찬우 ,  손현제 ,  박진홍 ,  이성주 ,  백성표

IPC: H01L29/739 ,  H01L29/24 ,  H01L29/20 ,  H01L27/085

Abstract: 초경사 스위칭 소자 및 이를 이용한 인버터 소자가 개시된다. 초경사 스위칭 소자는 기판 상에 배치되고, 충격 이온화 특성을 갖는 반도체 재료로 형성된 반도체 채널, 상기 반도체 채널과 접촉하고, 상기 기판 상에서 서로 이격되게 배치된 소스 전극과 드레인 전극, 및 상기 반도체 채널 상의 일부에만 중첩된 게이트 전극을 포함하고, 상기 반도체 채널의 상부 표면은, 상기 게이트 전극이 중첩된 제1 영역, 및 상기 게이트 전극에 의해 노출된 제2 영역을 포함하고, 상기 제1 영역 및 제2 영역은 1 : 0.1 내지 0.4 의 길이 비율을 가질 수 있다.