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1.发明授权결함 데이터 비트를 포함하는 캐쉬 메모리의 데이터비트열에 데이터를 쓰는 방법 및 데이터 비트열에서데이터를 읽는 방법 失效在包含故障数据位的高速缓存存储器的数据位阵列中写入数据的方法和从缓存存储器的数据位读取数据的方法，包括故障数据位
公开(公告)号：KR100904518B1
公开(公告)日：2009-06-25
申请号：KR1020080000260
申请日：2008-01-02
Applicant: 고려대학교 산학협력단
IPC: G11C29/00
CPC classification number: G06F12/0893 , G06F11/1008 , G06F12/0888
Abstract: A method for writing data on a data bit stream of a cache memory and a method for reading data from the data bit stream are provided to use a cache line that includes fault data bits, thereby improving a throughput of the cache memory. Existence of a fault data bit is decided based on a fault flag bit value included in a corresponding cache line(S20). If the fault data bit exists, it is decided whether a value written on the fault data bit is identical with a bit value corresponding to a fault data bit in a target data bit stream(S30). If so, a target data bit stream value is written on a data bit stream of the corresponding cache line(S40). If the value is not identical, the target data bit stream value is written on a data bit stream of another cache line or the data bit stream of the corresponding cache line(S60).
Abstract translation: 提供了一种用于在高速缓冲存储器的数据比特流上写入数据的方法和用于从数据比特流读取数据的方法，以使用包括故障数据比特的高速缓存线，从而提高高速缓冲存储器的吞吐量。 基于包括在对应的高速缓存行中的故障标志位值来确定故障数据位的存在（S20）。 如果存在故障数据位，则确定写在故障数据位上的值是否与目标数据位流中的故障数据位对应的位值相同（S30）。 如果是，则将目标数据位流值写入对应的高速缓存行的数据位流（S40）。 如果该值不相同，则将目标数据比特流值写入另一高速缓存行的数据比特流或对应的高速缓存行的数据比特流（S60）。
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公开(公告)号：KR101913930B1
公开(公告)日：2018-12-28
申请号：KR1020170024233
申请日：2017-02-23
Applicant: 고려대학교 산학협력단 , 경북대학교 산학협력단
Abstract: 본 발명은 모놀리식 3D 집적 기술 기반 수직 비트라인 캐시 메모리에 관한 것이다.
본 발명의 일실시예에 의한 모놀리식 3D 집적 기술 기반 캐시 메모리는 복수 개의 레이어가 적층된 모놀리식 3D 집적 기술 기반 캐시 메모리에 있어서, 제1워드라인이 형성된 제1레이어; 상기 제1레이어 위에 적층되고 제2워드라인이 형성된 제2레이어; 및 상기 제1워드라인과 상기 제2워드라인을 수직으로 연결하는 수직 비트라인을 포함할 수 있다.-
公开(公告)号：KR1020180097352A
公开(公告)日：2018-08-31
申请号：KR1020170024233
申请日：2017-02-23
Applicant: 고려대학교 산학협력단 , 경북대학교 산학협력단
Abstract: 본발명은모놀리식 3D 집적기술기반수직비트라인캐시메모리에관한것이다. 본발명의일실시예에의한모놀리식 3D 집적기술기반캐시메모리는복수개의레이어가적층된모놀리식 3D 집적기술기반캐시메모리에있어서, 제1워드라인이형성된제1레이어; 상기제1레이어위에적층되고제2워드라인이형성된제2레이어; 및상기제1워드라인과상기제2워드라인을수직으로연결하는수직비트라인을포함할수 있다.
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公开(公告)号：KR101232561B1
公开(公告)日：2013-02-12
申请号：KR1020110010651
申请日：2011-02-07
Applicant: 고려대학교 산학협력단
IPC: G06F9/46
Abstract: 에너지/전력 소모를 줄이기 위해 주기적인 태스크 또는 비주기적인 태스크의 특성을 고려하여 멀티 코어 프로세서의 태스크를 효율적으로 스케쥴링하는 임베디드 멀티 코어 프로세서의 태스크 스케쥴링 장치 및 방법, 성능 향상을 위해 주기적인 태스크 또는 비주기적인 태스크의 특성을 고려하여 캐쉬 메모리를 재구성하는 임베디드 멀티 코어 프로세서의 캐쉬 메모리 리사이징 장치 및 방법을 제시한다. 제시된 임베디드 멀티 코어 프로세서의 태스크 스케쥴링 장치는 비주기적 태스크의 전체 개수를 파악하는 태스크 개수 파악부, 비주기적 태스크의 전체 개수가 임계값 이하인지를 비교하는 비교부, 및 비교부의 비교결과에 따라 주기적 태스크를 담당하는 코어 및 비주기적 태스크를 담당하는 코어의 개수를 조정하는 코어 조정부를 포함한다. 성능 요구(performance requirement) 조건에 영향을 주지 않는 범위내에서 주기적 태스크를 할당받은 두 개 또는 그 이상의 코어의 전압과 클럭 주파수를 낮출 수 있게 되어 에너지/전력의 소모를 획기적으로 줄일 수 있다.
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公开(公告)号：KR101104471B1
公开(公告)日：2012-01-12
申请号：KR1020090118028
申请日：2009-12-01
Applicant: 고려대학교 산학협력단
Abstract: 본 발명은 효과적인 CPU(Central Processing Unit) 오버클럭킹(Overclocking)을 위한 CPU 주파수 선택 장치 및 그 방법에 관한 것으로, 더욱 상세하게는 CPU 전압은 유지하면서 일정하게 CPU 주파수를 증가시키고 안정성 검사를 반복적으로 수행함으로써 시스템 환경에서 안정성을 보장하는 최고 성능의 CPU 주파수를 선택하여 성능 향상 및 에너지 효율적인 CPU 오버클럭킹이 가능한 CPU 주파수 선택 장치 및 그 방법에 관한 것이다.
CPU 주파수, 오버클록킹, 안정성-
Patent Agency Ranking
公开(公告)号：KR100948271B1
公开(公告)日：2010-03-18
申请号：KR1020080018341
申请日：2008-02-28
Applicant: 고려대학교 산학협력단
IPC: G06F12/00
Abstract: 본 발명은 캐쉬 메모리에 관한 것으로, 특히 공정 변이로 인하여 발생하는 캐쉬 메모리 액세스 실패를 최소화하기 위하여 로우 디코더와 워드 라인 드라이버 사이에 워드 라인 전압 제어 로직을 부가하여 액세스 타임 실패를 가진 워드 라인을 액세스할 때는 기본 전압 신호보다 더 높은 전압 레벨을 가지는 보강 전압 신호를 인가하게 함으로써, 워드 라인의 액세스 타임 지연을 감소시켜 캐쉬 메모리의 액세스 실패를 최소화할 수 있는 캐쉬 메모리에 관한 것이다.
본 발명인 캐쉬 메모리를 이루는 구성수단은, 캐쉬 메모리에 있어서, 입력되는 어드레스 신호를 디코딩하여 출력하는 로우 디코더, 상기 로우 디코더의 출력 라인들과 일대일 연결되어, 상기 로우 디코더의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호인 경우, 상기 활성화 신호의 전압 레벨에 해당하는 기본 전압 신호를 출력하거나, 상기 기본 전압 신호보다 더 높은 전압 레벨에 해당하는 보강 전압 신호를 출력하는 복수의 워드 라인 전압 제어 로직들로 구성되는 워드 라인 전압 제어부, 상기 워드 라인 전압 제어부에서 출력되는 기본 전압 신호 또는 보강 전압 신호에 의하여 제어되어 워드 라인들을 활성화시키는 워드 라인 드라이버를 포함하여 이루어진 것을 특징으로 한다.
캐쉬 메모리, 워드 라인, 액세스-
公开(公告)号：KR1020090035762A
公开(公告)日：2009-04-13
申请号：KR1020070100704
申请日：2007-10-08
Applicant: 고려대학교 산학협력단
Abstract: A preventing method of a command cache memory by a vested interest code sensing an instruction bit cell array in which a hot spot is generated is provided to prevent the temperature rise of the command cache memory by interrupting the enter of the command during a cycle. An instruction bit cell array comprises a command cache memory. The number of access of each instruction bit cell array is counted during a cycle(S11). The presence of the instruction bit cell array in which the access time is the critical value or greater than the standard cycle is determined(S13). In case the instruction bit cell array in which the access time is greater than the critical value, the hot spot is generated(S15). In case the hot spot is sensed, the cache controller changes or stops the access of the command cache memory.
Abstract translation: 提供一种通过感测其中产生热点的指令位单元阵列的既得利益代码的命令高速缓存存储器的防止方法，以通过在一个周期期间中断命令的输入来防止命令高速缓存存储器的温度升高。 指令位单元阵列包括命令高速缓存存储器。 在一个周期中对每个指令位单元阵列的访问次数进行计数（S11）。 确定存取时间是临界值或大于标准周期的指令位单元阵列的存在（S13）。 在访问时间大于临界值的指令位单元阵列的情况下，产生热点（S15）。 在感测到热点的情况下，高速缓存控制器改变或停止命令高速缓冲存储器的访问。
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公开(公告)号：KR1020120090298A
公开(公告)日：2012-08-17
申请号：KR1020110010651
申请日：2011-02-07
Applicant: 고려대학교 산학협력단
IPC: G06F9/46
Abstract: PURPOSE: A task scheduling/cache memory resizing device of an embedded multi core processor and a method thereof are provided to reduce energy/power consumption by periodically decentralizing a task to cores. CONSTITUTION: A task number recognizing unit(32) recognizes the number of non-periodic tasks. A comparing unit(34) compares the number of the non-periodic tasks with a critical value. A core controlling unit(36) controls the number of cores(10-16) for periodic task. The comparing unit includes a timer for calculating the number of non-periodic tasks.
Abstract translation: 目的：提供嵌入式多核处理器的任务调度/高速缓冲存储器调整大小的装置及其方法，以通过将任务周期性地分散到核心来降低能量/功耗。 构成：任务编号识别单元（32）识别非周期性任务的数量。 比较单元（34）将非周期性任务的数量与临界值进行比较。 核心控制单元（36）控制用于周期性任务的核心数（10-16）。 比较单元包括用于计算非周期性任务的数量的计时器。
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公开(公告)号：KR101041682B1
公开(公告)日：2011-06-14
申请号：KR1020090013067
申请日：2009-02-17
Applicant: 고려대학교 산학협력단
CPC classification number: G11C8/08
Abstract: 본 발명은 캐쉬 메모리에 관한 것으로, 특히 공정 변이로 인하여 발생하는 캐쉬 메모리 액세스 실패를 최소화하기 위하여 로우 디코더와 워드 라인 사이에 로직 회로에 해당하는 워드 라인 전압 제어 로직부 및 워드 라인 드라이버를 부가하여 액세스 타임 실패를 가진 워드 라인을 액세스할 때는 기본 전압 신호보다 더 높은 전압 레벨을 가지는 보강 전압 신호를 인가하게 함으로써, 워드 라인의 액세스 타임 지연을 감소시켜 캐쉬 메모리의 액세스 실패를 최소화할 수 있는 캐쉬 메모리에 관한 것이다.
본 발명인 캐쉬 메모리를 이루는 구성수단은, 캐쉬 메모리에 있어서, 입력되는 어드레스 신호를 디코딩하여 출력하는 로우 디코더, 워드 라인들에 액세스 타임 실패를 가진 셀이 포함되어 있는지 여부에 따라, 기본 전압 신호를 출력하거나, 상기 기본 전압 신호보다 더 높은 전압 레벨에 해당하는 보강 전압 신호를 출력하는 복수의 워드 라인 전압 제어 로직부, 상기 로우 디코더의 출력 라인들과 일대일 연결되어, 상기 로우 디코더의 출력 라인을 통해 출력되는 출력 신호가 활성화 신호인 경우에만, 상기 워드 라인 전압 제어 로직부에서 출력되는 기본 전압 신호 또는 보강 전압 신호를 워드 라인들에 공급하는 워드 라인 드라이버를 포함하여 이루어진 것을 특징으로 한다.
캐쉬 메모리, 워드 라인, 액세스-
公开(公告)号：KR101281971B1
公开(公告)日：2013-07-03
申请号：KR1020120020380
申请日：2012-02-28
Applicant: 고려대학교 산학협력단
IPC: G11C7/10
CPC classification number: G06F3/064 , G06F3/0604 , G06F3/0629
Abstract: PURPOSE: Memory device, processor and data registration/read-out method are provided to increase yield of memory device and processor by decreasing the number of unusable memory devices and processors. CONSTITUTION: A cache unit (111) consists of a plurality of bit cells and includes physically classified n cache regions. A cache control unit (112) records data in the cache unit based on existence information of fault bit cells within the cache unit and a narrow width value of data to be recorded in the cache unit. The cache unit is classified by a plurality of bit sub blocks including m (integer greater than 2) bit cells and includes a plurality of word sub blocks. [Reference numerals] (100) Processor; (110) Memory unit; (111) Cash unit; (112) Cash control unit; (120) Processing unit
Abstract translation: 目的：提供存储器件，处理器和数据注册/读出方法，通过减少不可用的存储器件和处理器的数量来提高存储器件和处理器的产量。 构成：缓存单元（111）由多个比特单元组成，并且包括物理分类的n个高速缓存区域。 高速缓存控制单元（112）基于高速缓存单元内的故障位单元的存在信息和要记录在高速缓存单元中的数据的窄宽度值，将数据记录在高速缓存单元中。 高速缓存单元由包括m（大于2的整数）比特单元的多个比特子块分类，并且包括多个单词子块。 （附图标记）（100）处理器; （110）存储单元; （111）现金单位; （112）现金控制单位; （120）处理单元
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