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公开(公告)号：KR101811286B1
公开(公告)日：2017-12-22
申请号：KR1020160024356
申请日：2016-02-29
Applicant: 고려대학교 산학협력단
Abstract: 본발명은단순전력분석(SPA :Simple Power Analysis)과차분전력분석(DPA : Differential Power Analysis)에안전하도록두 공격모두에대응하는전력분석공격을방지할수 있는타원곡선암호화장치및 그방법에관한것으로, 난수를발생시키는난수발생부; 비밀정보를입력받고, 난수발생부에서난수를입력받아비밀정보와동일한값을가지는부호화된사진수를발생시키는부호진수발생부; 및상기부호진수발생부에서부호화된사진수를참조하여타원곡선상의한 점을네 배하는연산과두 점을더하는연산을수행하여스칼라곱셈결과값을생성하는연산부를포함하는전력분석공격을방지할수 있는타원곡선암호화장치및 그방법이제공된다.
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公开(公告)号：KR1020170101596A
公开(公告)日：2017-09-06
申请号：KR1020160024356
申请日：2016-02-29
Applicant: 고려대학교 산학협력단
Abstract: 본발명은단순전력분석(SPA :Simple Power Analysis)과차분전력분석(DPA : Differential Power Analysis)에안전하도록두 공격모두에대응하는전력분석공격을방지할수 있는타원곡선암호화장치및 그방법에관한것으로, 난수를발생시키는난수발생부; 비밀정보를입력받고, 난수발생부에서난수를입력받아비밀정보와동일한값을가지는부호화된사진수를발생시키는부호진수발생부; 및상기부호진수발생부에서부호화된사진수를참조하여타원곡선상의한 점을네 배하는연산과두 점을더하는연산을수행하여스칼라곱셈결과값을생성하는연산부를포함하는전력분석공격을방지할수 있는타원곡선암호화장치및 그방법이제공된다.
Abstract translation: 它涉及：（差分功率分析DPA）椭圆，可以防止对应于两个攻击的功率分析攻击承受曲线密码的设备和方法：本发明是一种简单功率分析（SPA简单功率分析）gwacha分钟功率分析 随机数发生器，用于产生随机数; 它接收到的秘密信息，该随机数产生单元的二进制码生成单元，用于接收所述随机数生成器，用相同的值作为秘密信息的编码的图像数; 并防止功率分析攻击包括用于产生参考标量乘法的结果值来执行，其将所述操作和两点到四倍的点沿所述位二进制数产生单元编码的图片的个数的椭圆曲线上的操作的操作 提供了一种椭圆曲线密码装置及其方法。
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公开(公告)号：KR101213395B1
公开(公告)日：2012-12-18
申请号：KR1020100084986
申请日：2010-08-31
Applicant: 고려대학교 산학협력단
Abstract: 본발명은에서의세제곱근연산방법에관한것으로서, C∈에대하여, SPB를기저로한 C의 x과 x를계산하는단계; 및계산된 x과 x를이용하여 C를계산하는경우, 모듈로감산연산이필요없도록 SPB를사용할때 C에곱해지는 x의 r값을결정하여, C의세제곱근을연산하는단계를포함하는것을특징으로하며, 세제곱근연산의효율성을결정하는 x의헤밍웨이트가기존의결과에비해거의모든경우에대하여감소하여세제곱근연산을효율적으로수행할수 있고, SPB를이용함으로써,에서의세제곱근연산시 다항식곱셈횟수가현저하게줄어들었으며, 특정 SPB를선정하여모듈러감산연산을제거하여세제곱근연산량이더욱줄어들도록할 수있다.
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4.发明授权ＧＦ（３） 기반의 덧셈기, ＧＦ（３） 기반의 곱셈기,ＧＦ（３） 기반의 덧셈 뺄셈 통합형 연산 장치, 및 ＭＳＢｆｉｒｓｔ ＧＦ（３＾ｍ） 직렬 곱셈 장치 失效GF3加法器，GF3乘法器，用于GF3计算统一加法减法的装置和用于MSB的装置第一GF3 ^ m串行乘法
公开(公告)号：KR100954582B1
公开(公告)日：2010-04-27
申请号：KR1020080027072
申请日：2008-03-24
Applicant: 고려대학교 산학협력단
IPC: G06F7/52
Abstract: 기반의 덧셈기, 기반의 곱셈기, 기반의 덧셈 뺄셈 통합형 연산 장치, 및 MSB first 직렬 곱셈 장치가 개시된다.
본 발명에 따른 MSB first 직렬 곱셈 장치는,
상에서 차수가 인 삼항 기약 다항식 을 사용하며, 상기 의 해가 일 때, 유한체 상의 두 원소 , 의 곱셈을 수행하여 직렬 곱셈 결과값 를 생성하는 MSB first 직렬 곱셈 장치에 있어서, 의 계수 , , 상기 삼항 기약 다항식의 계수로부터 생성되는 , 및 상기 삼항 기약 다항식의 계수에 따라 생성되는 를 입력으로 하여 과 을 생성하는 초기값 생성부; 에 의해 연산되는 의 계수 , 상기 초기값 생성부에 의해 생성된 과 , 직전의 루프에 의해 연산되는 , 및 직전의 루프에 의해 연산되는 중간 덧셈값 에 의해 제 1 치환 연산자 및 제 2 치환 연산자 값을 생성하는 전처리 연산부; 상기 전처리 연산부에서 생성된 제 1 치환 연산자 , 상기 의 계수 , , 및 를 입력으로 하여 의 결과값 을 생성하는 곱셈부; 이전 루프에서의 직렬 곱셈 결과값, 상기 제 2 치환 연산자 , 및 상기 곱셈부의 결과값을 입력으로 하여 덧셈 결과값을 생성하는 가산부; 및 상기 덧셈 결과값을 각 루프마다 임시 저장하여 상기 가산부에 출력하는 임시 저장 레지스터를 포함한다.
본 발명에 의하면, 의 연산에 있어서 적은 게이트의 수를 이용하여 덧셈, 뺄셈, 곱셈의 연산을 수행함으로써 시간 지연 및 공간 복잡도를 줄일 수 있고, 이에 따라 페어링 기반의 암호 시스템을 더욱 효율적으로 설계할 수 있으며, 특히 삼항 기약 다항식을 사용하는 모든 유한체에 적용할 수 있기 때문에 이를 기반으로 하는 하드웨어 설계에 응용할 수 있는 효과가 있다.-
公开(公告)号：KR100954579B1
公开(公告)日：2010-04-26
申请号：KR1020080015538
申请日：2008-02-20
Applicant: 고려대학교 산학협력단
IPC: G06F7/52
Abstract: 본 발명은 삼항 기약다항식을 이용하는 다항식 기저 기반의 유한체 직렬 곱셈 장치 및 방법에 관한 것이며, 다항식 기저로 표현되는 제1 승수의 항 중에서 삼항 기약다항식의 각 항의 차수 중 중간 차수와 동일한 차수의 항을 제외하여 제2 승수를 생성하고, 상기 삼항 기약다항식에 의해 다항식 기저로 표현되는 피승수와 상기 제2 승수의 계수 곱셈 및 모듈러 연산을 수행하는 제1 곱셈 및 모듈러 연산부; 상기 제1 곱셈 및 모듈러 연산부의 중간 연산 결과를 저장하여 연산을 보조하고 상기 제1 곱셈 및 모듈러 연산부의 최종 연산 결과인 제1 연산 결과를 저장하는 제1 레지스터; 및 상기 삼항 기약다항식에 의해 상기 제1 승수에서 제외된 상기 항과 상기 피승수의 계수 곱셈 및 모듈러 연산을 수행하여 제2 연산 결과를 생성하고, 상기 제1 연산 결과를 상기 제2 연산 결과에 가산하여 상기 피승수와 상기 제1 승수의 곱셈 결과를 생성하는 제2 곱셈 및 모듈러 연산부를 포함하여 시간 및 공간 복잡도를 개선한다.
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Patent Agency Ranking
公开(公告)号：KR100930923B1
公开(公告)日：2009-12-10
申请号：KR1020070112891
申请日：2007-11-06
Applicant: 고려대학교 산학협력단
Abstract: 본 발명은 묶음 서명 생성 방법 및 그 시스템에 관한 것으로, 특히 서명 요청 시점이 다른 메시지에 대한 묶음 서명(batch signature)을 효율적으로 생성할 수 있는 묶음 서명 생성 방법 및 그 시스템에 관한 것이다.
본 명세서에서 개시하는 묶음 서명 생성 시스템은 서명 요청 시점이 서로 다른 각 메시지의 묶음 서명(batch signature) 생성을 위한 공통 인자를 산출하는 공통 인자 산출부; 및 상기 공통 인자를 상기 각 메시지의 묶음 서명의 생성에 공용하여 상기 각 메시지에 대한 묶음 서명을 생성하는 묶음 서명 생성부를 포함하여 본 발명의 기술적 과제를 해결한다.Abstract translation: 本发明涉及到签名生成方法的叠层和涉及签名束（批次签名）中产生，可以作为其他的方法和系统中的消息来生成有效的填充签名特定签名请求时间的系统。
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7.发明公开ＧＦ（３） 기반의 덧셈기, ＧＦ（３） 기반의 곱셈기,ＧＦ（３） 기반의 덧셈 뺄셈 통합형 연산 장치, 및 ＭＳＢｆｉｒｓｔ ＧＦ（３＾ｍ） 직렬 곱셈 장치 失效用于GF（3）的GF（3），GF（3）的乘法器，用于计算用于GF（3）的统一附加处理的装置和用于MSB第一GF（3 ^ M）串行多路复用的装置
公开(公告)号：KR1020090101745A
公开(公告)日：2009-09-29
申请号：KR1020080027072
申请日：2008-03-24
Applicant: 고려대학교 산학협력단
IPC: G06F7/52
Abstract: PURPOSE: A GF(3)-based adder, a GF(3)-based multiplier, a GF(3)-based addition/subtraction-integrated computing device and an MSBfirstGF(3^m) serial multiplier are provided to reduce the time delay and space complexity by performing the addition, subtraction and multiplication through the smaller number of gates for the GF(3) operation. CONSTITUTION: A GF(3)-based adder(740) comprises the first XOR gate, the second XOR gate, an AND gate, the third XOR gate, the fourth XOR gate, and an OR gate. The first XOR gate performs the exclusive OR operation by using ai^H, the code bit of an ai, and bi^L, the data bit of a bi as input values. The second XOR gate performs the exclusive OR operation by using ai^H, the data bit of an ai, and bi^L, the code bit of the bi as input values. The AND gate generates ri^H, the code bit of an ri.
Abstract translation: 目的：提供基于GF（3）的加法器，基于GF（3）的乘法器，基于GF（3）的加法/减法集成计算设备和MSBfirstGF（3 ^ m）串行乘法器，以减少时间 通过对于GF（3）操作通过较少数量的门执行加法，减法和乘法来延迟和空间复杂度。 构成：基于GF（3）的加法器（740）包括第一异或门，第二异或门，与门，第三异或门，第四异或门和或门。 第一异或门通过使用ai的代码位ai ^ H和bi ^ L执行异或运算，bi的数据位作为输入值。 第二异或门通过使用ai的数据位ai ^ H和bi的代码位bi ^ L来执行异或运算，作为输入值。 与门产生ri ^ H，ri的码位。
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公开(公告)号：KR1020090090219A
公开(公告)日：2009-08-25
申请号：KR1020080015541
申请日：2008-02-20
Applicant: 고려대학교 산학협력단
IPC: G06F7/52
Abstract: A finite field serial multiplication apparatus based on a polynomial basis and a method thereof are provided to improve time and space complexity. The first multiplication and modular operation unit(600) performs a multiplication and modular operation of a multiplicand with a coefficient of the second multiplier. The first register(710) stores the first operation result of the first multiplication and modular operation unit. The second multiplication and modular operation unit(620) generates the second operation result by performing a multiplication and modular operation of a term excepted from the first multiplier by a trinomial irreducible polynomial expression with the coefficient of the multiplicand. The second register(720) stores an operation result of the second multiplication and modular operation unit.
Abstract translation: 提供了一种基于多项式基础的有限域串行乘法装置及其方法，以提高时间和空间复杂度。 第一乘法运算单元（600）利用第二乘法器的系数进行乘法运算和乘法运算。 第一寄存器（710）存储第一乘法运算单元和模块运算单元的第一运算结果。 第二乘法运算单元（620）通过利用被乘数的三项式不可约多项式表达式，对除第一乘法器以外的项进行乘法运算和模运算，生成第二运算结果。 第二寄存器（720）存储第二乘法运算单元和运算单元的运算结果。
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公开(公告)号：KR1020090074576A
公开(公告)日：2009-07-07
申请号：KR1020080000399
申请日：2008-01-02
Applicant: 고려대학교 산학협력단
Abstract: A method and a system for exchanging a key between three parties, the smart card, and a microprocessor are provided to exchange the key stably without the operation of a server by using the smart card. A schnorr signature about personal information of the user is generated in a server and registration information including the schnorr signature about the personal information is stored in a smart card through the personal information and a secret key of a sever converted by a trap door hash function in a user terminal(S210). If the personal information of the user is inputted through the terminal interfacing with the smart card, whether the user is a registered user is verified by using the schnorr signature about the personal information(S220). If the registration of the user is verified, the schnorr signature about a time stamp is generated and the authentication information including the schnorr signature about the time stamp is comprised(S230). The authentication information between the registered users is exchanged through a network and the mutual authentication is performed by using the exchanged authentication information(S240). A session key is generated by using the schnorr signature about the time stamp included in the exchanged authentication information(S250).
Abstract translation: 提供用于在三方之间交换密钥的方法和系统，智能卡和微处理器，以便通过使用智能卡来稳定地交换密钥而无需服务器的操作。 在服务器中生成关于用户的个人信息的schnorr签名，并且包括关于个人信息的schnorr签名的注册信息通过个人信息和由陷阱门哈希函数转换的服务器的秘密密钥存储在智能卡中 用户终端（S210）。 如果通过与智能卡接口的终端输入用户的个人信息，则通过使用关于个人信息的schnorr签名来验证用户是否是注册用户（S220）。 如果验证了用户的注册，则生成关于时间戳的征服签名，并且包括包含关于时间戳的schnorr签名的认证信息（S230）。 通过网络交换注册用户之间的认证信息，并通过使用所交换的认证信息进行相互认证（S240）。 通过使用关于包含在所交换的认证信息中的时间戳的schnorr签名来生成会话密钥（S250）。
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公开(公告)号：KR100653358B1
公开(公告)日：2007-02-28
申请号：KR1020050090141
申请日：2005-09-27
Applicant: 고려대학교 산학협력단
IPC: G06F7/52
Abstract: A parallel multiplier for a finite field is provided to usefully apply to implementation of hardware in encryption-related application fields by having the same space/time complexity as the most efficient Reyhani-Masoleh and Hansan multiplier. An AB multiplier(100) multiplies input 'A' and 'B' by a formula-1. An 'x' function part(110) operates the input 'A' and 'B' by a formula-2. An S1 function part(120) performs right cyclic shift according to a formula-3 by using a result value of the 'x' function part. A BTX1 multiplier(130) maps/adds the result value of the AB multiplier and the S1 function part to each cipher of the final output by a formular-4.
Abstract translation: 通过具有与最高效的Reyhani-Masoleh和Hansan乘法器相同的空间/时间复杂度，提供有限域的并行乘法器以有用地应用于与加密相关的应用领域中的硬件的实现。 AB乘法器（100）将输入“A”和“B”乘以公式-1。 'x'功能部分（110）通过公式-2操作输入'A'和'B'。 S1函数部分（120）通过使用'x'函数部分的结果值根据公式-3执行右循环移位。 BTX1乘法器（130）通过公式4将最终输出的每个密码映射/相加AB乘数和S1函数部分的结果值。
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