公开(公告)号：KR100657649B1

公开(公告)日：2006-12-14

申请号：KR1020050124172

申请日：2005-12-15

Applicant: 고려대학교 산학협력단

Inventor： 김수원 ,  손종필

IPC: H02J7/02

Abstract: An apparatus for detecting a battery voltage is provided to reduce the number of voltage detection of a voltage by adjusting an operation period of a voltage detection unit based on a voltage level of the battery. An apparatus for detecting a battery voltage includes a voltage detection unit(211), and an operational period adjustment unit(221). The voltage detection unit(211) is connected to a battery, and detects a level of the charged voltage in the battery. The operational period adjustment unit(221) is connected to the voltage detection unit(211), and detects a voltage level of the battery from the voltage detection unit(211). When the voltage level of the battery is high, the operational period adjustment unit(221) makes the operational period of the voltage detection unit(211) long. When the voltage level of the battery is low, the operational period adjustment unit(221) makes the operational period of the voltage detection unit(211) short.

Abstract translation: 提供一种用于检测电池电压的装置，以通过基于电池的电压电平调整电压检测单元的操作周期来减少电压的电压检测次数。 用于检测电池电压的设备包括电压检测单元（211）和操作时段调节单元（221）。 电压检测单元（211）连接到电池，并检测电池中的充电电压的电平。 操作时段调节单元（221）连接到电压检测单元（211），并且从电压检测单元（211）检测电池的电压电平。 当电池的电压电平高时，操作时段调节单元（221）使电压检测单元（211）的操作时段变长。 当电池的电压电平低时，操作时段调节单元（221）使电压检测单元（211）的操作时段变短。

公开(公告)号：KR100835682B1

公开(公告)日：2008-06-09

申请号：KR1020060066686

申请日：2006-07-18

Applicant: 고려대학교 산학협력단

Inventor： 손종필 ,  김수원

IPC: H03M1/12

Abstract: 노이즈에 따라 샘플링 주기를 제어하는 아날로그 디지털 변환 장치, 이를 이용한 오디오 기록 장치 및 심박 조율 장치가 개시된다.
본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부 및 상기 노이즈 성분에 따라 복수의 서로 다른 클럭 신호 중 어느 하나를 선택하여 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 클럭 선택부를 포함한다.
또한, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 소정 주기의 클럭 신호를 생성하는 클럭 생성부, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 클럭 신호를 상기 노이즈 성분에 비례하는 배수로 체배하여 상기 체배된 클럭 신호를 상기 아날로그 디지털 변환부의 클럭 입력으로 인가하는 주파수 체배부를 포함한다.
또한, 본 발명은 델타 시그마 아날로그 디지털 변환기를 포함하는 아날로그 디지털 변환 장치에 있어서, 제1 주기의 클럭 신호를 생성하는 제1 클럭 생성부, 제1 주기보다 큰 제2 주기의 클럭 신호를 생성하는 제2 클럭 생성부, 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부, 상기 디지털 신호의 노이즈 성분을 검출하는 노이즈 검출부, 상기 노이즈 성분이 임계값 이상이면 제1 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키고, 상기 노이즈 성분이 임계값 미만이면 상기 제2 클럭 생성부를 상기 아날로그 디지털 변환부의 클럭 입력과 연결시키는 스위칭부를 포함한다.
본 발명에 의하면, 노이즈가 적은 환경에서는 샘플링 주기를 낮추고 노이즈가 많은 환경에서는 샘플링 주기를 높임으로써, 일정한 SNR을 유지할 수 있고, 전력 소모를 최소화시킬 수 있는 효과가 있다.

公开(公告)号：KR1020080007713A

公开(公告)日：2008-01-23

申请号：KR1020060066686

申请日：2006-07-18

Applicant: 고려대학교 산학협력단

Inventor： 손종필 ,  김수원

IPC: H03M1/12

CPC classification number: H03M1/0621 ,  H03M1/1265 ,  H03M2201/11 ,  H03M2201/6121 ,  H03M2201/64

Abstract: An analog to digital converter with a variable sampling period according to a noise level, and an audio recorder and a pacemaker using the same are provided to maintain an SNR(Signal to Noise Ratio) uniformly and to minimize power consumption by reducing the sampling period in the environment with low noise and increasing the sampling period in the environment with high noise. An analog to digital converter with a variable sampling period according to a noise level includes an analog to digital converting unit(110), a noise detecting unit(120), and a clock selecting unit(130). The analog to digital converting unit converts an analog input signal to a digital signal. The noise detecting unit detects the noise ingredients of the digital signal. The clock selecting unit selects one among a plurality of different clock signals according to the noise ingredients and applies the selected clock to the clock input of the analog to digital converting unit.

Abstract translation: 提供具有根据噪声电平的可变采样周期的模数转换器，以及使用该数字转换器的音频记录器和起搏器，以均匀地维持SNR（信噪比），并通过减少采样周期来最小化功耗 环境噪声低，环境噪声高的采样周期增加。 根据噪声电平具有可变采样周期的模数转换器包括模数转换单元（110），噪声检测单元（120）和时钟选择单元（130）。 模数转换单元将模拟输入信号转换为数字信号。 噪声检测单元检测数字信号的噪声成分。 时钟选择单元根据噪声成分选择多个不同时钟信号中的一个，并将所选择的时钟施加到模数转换单元的时钟输入端。

公开(公告)号：KR100729142B1

公开(公告)日：2007-06-18

申请号：KR1020050124173

申请日：2005-12-15

Applicant: 고려대학교 산학협력단

Inventor： 김수원 ,  손종필

IPC: G11C7/10

Abstract: An output terminal circuit of a semiconductor device for preventing ground bouncing is provided to reduce a peak voltage included in output signals by reducing ground bouncing and thus to prevent an operation error of output signals. In an output terminal circuit for transmitting signals generated in an internal circuit(511) of a semiconductor device(501) to an external device, a plurality of output buffers(531~534) converts the signals generated in the internal circuit into a voltage level proper to the external device. A plurality of delay parts(521,522) is connected to a part of the output buffers, and delays and transfers a part of the signals generated in the internal circuit to corresponding output buffers. A part of the output buffers are connected to the internal circuit directly, and the others are connected to the delay parts directly, and adjacent output buffers among are not enabled at the same time.

Abstract translation: 提供了用于防止接地跳动的半导体器件的输出端子电路，以通过减少接地跳动来减小包括在输出信号中的峰值电压，从而防止输出信号的操作错误。 在用于将在半导体器件（501）的内部电路（511）中产生的信号传输到外部器件的输出端子电路中，多个输出缓冲器（531〜534）将内部电路中产生的信号转换为电压电平 适用于外部设备。 多个延迟部分（521,522）连接到一部分输出缓冲器，并延迟并将内部电路中产生的一部分信号传送到相应的输出缓冲器。 输出缓冲器的一部分直接连接到内部电路，其余部分直接连接到延迟部分，其中相邻的输出缓冲器不能同时使能。