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公开(公告)号：KR101580094B1
公开(公告)日：2015-12-24
申请号：KR1020140064907
申请日：2014-05-29
Applicant: 고려대학교 산학협력단
Abstract: 본발명에따른이종원소를함유하는다공성탄소체의제조방법은 a) 해조류를불활성분위기에서열분해하여무기화합물입자를함유하는탄소체인무기-탄소체를제조하는단계; 및 b) 상기무기-탄소체의무기화합물입자를산 침출(leaching)시켜제거하는단계;를포함한다.
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公开(公告)号：KR101082415B1
公开(公告)日：2011-11-11
申请号：KR1020070073967
申请日：2007-07-24
Applicant: 고려대학교 산학협력단
IPC: H03M1/82
CPC classification number: H03K5/159 , G04F10/06 , H03K2005/00286
Abstract: 본발명은계층구조위상디지털변환기에관한것이다. 본발명에따른위상검출기는제1 신호를일정한지연만큼순차적으로지연시키는복수의지연단; 상기복수의지연단들에의해서지연된상기제1 신호의지연신호들과상기제2 신호를비교하여상기제1 신호의지연신호들과상기제2 신호의위상차가상기위상검출기의해상도보다작아질때까지와이후에대해서서로다른출력을발생하는복수의플립플롭; 상기복수의플립플롭의출력들로부터상기제1 신호의지연신호들중에서상기제2 신호와가장가까운신호를선택하기위한선택신호를발생시키는선택신호발생기; 및상기제1 신호의지연신호들및 상기선택신호를입력받아상기제1 신호의지연신호들중에서상기제2 신호와가장가까운신호를출력시키는먹스를포함한다.
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公开(公告)号：KR1020150076057A
公开(公告)日：2015-07-06
申请号：KR1020140064907
申请日：2014-05-29
Applicant: 고려대학교 산학협력단
Abstract: 본발명에따른이종원소를함유하는다공성탄소체의제조방법은 a) 해조류를불활성분위기에서열분해하여무기화합물입자를함유하는탄소체인무기-탄소체를제조하는단계; 및 b) 상기무기-탄소체의무기화합물입자를산 침출(leaching)시켜제거하는단계;를포함한다.
Abstract translation: 根据本发明，一种制备含有异质元素的多孔碳体的方法包括以下步骤：a）在惰性气氛中热分解藻类以制备作为含有无机化合物颗粒的碳体的无机碳体; 和b）通过酸浸法除去无机碳体中的无机化合物颗粒。
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公开(公告)号：KR101591338B1
公开(公告)日：2016-02-19
申请号：KR1020090026948
申请日：2009-03-30
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
CPC classification number: H03L7/23 , H03L7/085 , H03L7/0991 , H03L7/1075 , H03L2207/06 , H03L2207/50
Abstract: 본발명은롱 텀지터를최소한으로할 뿐만아니라다이내믹레인지를높이기위해출력되는클럭신호의위상도선택할수 있는클럭발생기를개시(disclose)한다. 상기클럭발생기는저주파수의기준클럭신호를이용하여고주파수의클럭신호를생성하며, 제어장치, 디지털위상고정루프회로, 차지펌프위상고정루프회로및 분주기를구비한다. 상기제어장치는상기기준클럭신호및 곱셈인자에응답하여분주인자및 제1내부클럭신호를생성한다. 상기디지털위상고정루프회로는상기기준클럭신호, 상기분주인자및 상기제1내부클럭신호에응답하여제2내부클럭신호를생성한다. 상기차지펌프위상고정루프회로는상기제2내부클럭신호를이용하여복수개의제3내부클럭신호를생성한다. 상기분주기는위상선택신호, 상기분주인자및 상기제3내부클럭신호에응답하여상기클럭신호를생성한다.
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公开(公告)号：KR1020140136090A
公开(公告)日：2014-11-28
申请号：KR1020130055951
申请日：2013-05-16
Applicant: 고려대학교 산학협력단
CPC classification number: G04F10/005 , H03K5/133 , H03K5/135
Abstract: 본 발명은 지연 셀을 사용하지 않는 시간-디지털 변환기 및 이를 포함하는 위상 고정 루프를 개시한다. 본 발명에 따르면, 서로 다른 셋업 타임을 갖는 복수의 플립플롭을 포함하는 시간-디지털 변환기가 제공된다.
Abstract translation: 本发明涉及一种没有延迟单元的时间到数字转换器和包括该时钟的锁相环。 更具体地说，本发明涉及无需延迟单元的数字转换器来提高相位差检测性能的时间，以及包括该相位差检测性能的锁相环。 根据本发明的实施例的无延迟单元和包括该延迟单元的锁相环的数字转换器的时间包括包括不同设置时间的触发器。 根据本发明的实施例，触发器包括背对背反相器，其包括第一反相器和第二反相器。
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Patent Agency Ranking
公开(公告)号：KR101159247B1
公开(公告)日：2012-06-25
申请号：KR1020100062981
申请日：2010-06-30
Applicant: 고려대학교 산학협력단
IPC: H03K5/13
CPC classification number: H03C3/0916 , H03C3/0975 , H03L7/097
Abstract: 본 발명은 변조 프로파일 생성기 및 이를 구비한 확산 스펙트럼 클럭 생성기에 관한 것이다. 본 발명에 의한 변조 프로파일 생성기는, 변조 프로파일 생성을 위한 입력신호를 생성하는 입력신호 생성부, 상기 입력신호에 대한 함수 계산을 수행하여 제곱근 그래프 형태의 결과를 산출하는 함수 계산부 및 상기 함수 계산 결과를 이용하여 비선형 변조 프로파일을 생성하는 프로파일 생성부를 포함한다. 본 발명에 의하면, 전자파 장해를 효과적으로 감소시킬 수 있는 장점이 있다.
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公开(公告)号：KR1020120002210A
公开(公告)日：2012-01-05
申请号：KR1020100062981
申请日：2010-06-30
Applicant: 고려대학교 산학협력단
IPC: H03K5/13
CPC classification number: H03C3/0916 , H03C3/0975 , H03L7/097
Abstract: PURPOSE: A modulation profile generator and a spread spectrum clock generator including the same are provided to effectively reduce electro-magnetic disturbance by creating a modulation profile which is similar with the form of an ideal Hershey-kiss profile. CONSTITUTION: An input signal generating part(101) creates an input signal for the formation of a modulation profile. A function calculation part(103) produces the result of a square root graph type by calculating a function about the input signal. A profile production part(105) creates a nonlinear modulation profile using a function calculation result. A coefficient control part(107) determines a form of the nonlinear modulation profile by controlling coefficient of the function in the function computational process. The input signal generating part is formed into a comptometer structure capable of generally changing a number.
Abstract translation: 目的：提供包括该调制曲线生成器和扩展频谱时钟发生器，以通过产生与理想的赫歇 - 吻曲线的形式相似的调制曲线来有效地减少电磁干扰。 构成：输入信号产生部分（101）产生用于形成调制曲线的输入信号。 函数计算部（103）通过计算关于输入信号的函数来产生平方根图类型的结果。 轮廓生成部分（105）使用函数计算结果创建非线性调制轮廓。 系数控制部分（107）通过控制函数计算过程中的函数的系数来确定非线性调制分布的形式。 输入信号产生部分形成为能够大致改变数量的复合结构。
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公开(公告)号：KR1020100108757A
公开(公告)日：2010-10-08
申请号：KR1020090026948
申请日：2009-03-30
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
CPC classification number: H03L7/23 , H03L7/085 , H03L7/0991 , H03L7/1075 , H03L2207/06 , H03L2207/50
Abstract: PURPOSE: A clock generator with minimized long term jitter is provided to minimize the influence of jitter by using a digital phase locked loop circuit and a charge pump phase locked loop circuit in a cascade method. CONSTITUTION: A control apparatus(110) generates a division factor and a first internal clock signal in response to a reference clock signal and a multiplication factor. A digital phase-locked loop circuit(120) generates a second internal clock signal in response to the reference clock signal, the division factor, and the first internal clock signal.
Abstract translation: 目的：提供最小化长期抖动的时钟发生器，以通过级联方式使用数字锁相环电路和电荷泵锁相环电路来最小化抖动的影响。 构成：响应于参考时钟信号和乘法因子，控制装置（110）产生除法系数和第一内部时钟信号。 数字锁相环电路（120）响应于参考时钟信号，分频因子和第一内部时钟信号产生第二内部时钟信号。
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公开(公告)号：KR1020090010663A
公开(公告)日：2009-01-30
申请号：KR1020070073967
申请日：2007-07-24
Applicant: 고려대학교 산학협력단
IPC: H03M1/82
CPC classification number: H03K5/159 , G04F10/06 , H03K2005/00286
Abstract: A hierarchical phase digital converter is provided to obtain high resolution in a wide phase detecting range and to reduce a size of the circuit by reducing the number of delay stages. Delay stages(301_1 to 301 N+1) delay a first input signal as much as the fixed delay time. Flip-flops(303_1 to 303 N+1) output the value of the delayed signal to delay the first input signal in a rising edge point of a second input signal by the delay stage. Selection signal generators(305_1 to 305 N) are composed of an AND gate and an inverter gate and receives the output of two adjacent flip-flops and generates the selection signal to search the most adjacent signal to the second input signal among the delay signals of the first input signal. A MUX(307) receives the delay signal of the first input signal and the selection signal generated in the selection signal generators and outputs the most adjacent signal to the second input signal among delay signals of the first input signal.
Abstract translation: 提供分级相位数字转换器以在宽相位检测范围内获得高分辨率，并通过减少延迟级数来减小电路的尺寸。 延迟级（301_1至301 N + 1）将第一输入信号延迟固定延迟时间。 触发器（303_1至303N + 1）输出延迟信号的值，以在第二输入信号的上升沿延迟延迟级的第一输入信号。 选择信号发生器（305_1至305N）由与门和反相器门组成，并接收两个相邻触发器的输出，并产生选择信号，以搜索第二输入信号的最邻近信号 第一个输入信号。 MUX（307）在第一输入信号的延迟信号中接收第一输入信号的延迟信号和在选择信号发生器中产生的选择信号，并将最邻近的信号输出到第二输入信号。
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公开(公告)号：KR100824049B1
公开(公告)日：2008-04-22
申请号：KR1020070010281
申请日：2007-01-31
Applicant: 고려대학교 산학협력단
IPC: H03L7/08
CPC classification number: H03L7/0996 , H03L7/0891 , H03L7/0998 , H03L7/16 , H03L7/197 , H03L7/1976
Abstract: An apparatus and a method for generating a clock using a piecewise linear modulation are provided to reduce power consumption by blocking a clock of a block which is not used. An apparatus for generating a clock using a piecewise linear modulation includes a modulation profile generation unit(360), a delta sigma modulator(370), a phase frequency comparison unit(310), a charge pump(320), a loop filter(330), a voltage controlled generator(340), and a fraction divider(350). The modulation profile generation unit outputs an M-bit digital value of which a piecewise linear modulation profile having a combination of at least two linear signals is quantized. The delta sigma modulator receives the M-bit digital value and outputs a K-bit value which is delta-sigma-modulated. The phase frequency comparison unit outputs an up-down pulse having the same phase difference with a phase difference between a reference clock and a feedback clock. The charge pump outputs a predetermined current for a corresponding time to the phase difference of the up-down pulse. The loop filter outputs a voltage controlled voltage corresponding to a predetermined current. The voltage controlled generator outputs a multi-phase clock of a frequency corresponding to the voltage controlled level. The fraction divider receives the multi-phase clock of the voltage controlled generator. The fraction divider selects a divider based on the K-bit value, and outputs the divided clock as the feedback clock.
Abstract translation: 提供了使用分段线性调制来产生时钟的装置和方法，以通过阻塞未使用的块的时钟来降低功耗。 用于使用分段线性调制产生时钟的装置包括调制曲线生成单元（360），ΔΣ调制器（370），相位频率比较单元（310），电荷泵（320），环路滤波器（330） ），电压控制发生器（340）和分数分配器（350）。 调制曲线生成单元输出具有至少两个线性信号的组合的分段线性调制曲线被量化的M比特数字值。 ΔΣ调制器接收M位数字值并输出一个Δ-Σ调制的K位值。 相位频率比较部输出与基准时钟和反馈时钟之间的相位差具有相同相位差的上下颠倒脉冲。 电荷泵将相应时间的预定电流输出到上下脉冲的相位差。 环路滤波器输出对应于预定电流的电压控制电压。 压控发电机输出与电压控制电平对应的频率的多相时钟。 分数分频器接收电压发生器的多相时钟。 分数分频器基于K位值选择分频器，并将分频时钟作为反馈时钟输出。
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