公开(公告)号：KR102228555B1

公开(公告)日：2021-03-16

申请号：KR1020190014456A

申请日：2019-02-07

Applicant: 국방과학연구소

Inventor： 신진우 ,  이재성 ,  김도윤 ,  송기룡

IPC: H01L23/00 ,  H01L23/14 ,  H01L23/48 ,  H01L23/50

CPC classification number: H01L24/26 ,  H01L23/145 ,  H01L23/481 ,  H01L23/50

Abstract: 본 발명의 일 실시예에 따른 반도체 칩 패키지는, 기판-상기 기판의 제1 면의 일부에 슬롯이 형성됨-과, 상기 슬롯 위에 수평적으로 배치되는 반도체 칩(chip)과, 상기 슬롯을 감싸는 형태로 배치되며, 상기 제1 면과 상기 제1 면에 대향하는 상기 기판의 제2 면을 관통하는 복수의 비아(via)를 포함한다.

公开(公告)号：KR102228555B1

公开(公告)日：2021-03-16

申请号：KR1020190014456

申请日：2019-02-07

Applicant: 국방과학연구소

Inventor： 신진우 ,  이재성 ,  김도윤 ,  송기룡

IPC: H01L23/00 ,  H01L23/48 ,  H01L23/14 ,  H01L23/50

Abstract: 본발명의일 실시예에따른반도체칩 패키지는, 기판-상기기판의제1 면의일부에슬롯이형성됨-과, 상기슬롯위에수평적으로배치되는반도체칩(chip)과, 상기슬롯을감싸는형태로배치되며, 상기제1 면과상기제1 면에대향하는상기기판의제2 면을관통하는복수의비아(via)를포함한다.