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公开(公告)号：KR1020020019056A
公开(公告)日：2002-03-09
申请号：KR1020017015451
申请日：2000-06-01
Applicant: 도쿄엘렉트론가부시키가이샤
IPC: H01L21/3205
Abstract: 본 발명은 상감 프로세스(damascene process)를 이용한 반도체 장치로의 배선의 매립 공정에 있어서 절연막의 유전율을 높이지 않고 제조 공정의 간략화를 달성하는 것을 과제로 하고, 상감 프로세스에 있어서의 금속층으로 보호막을 형성하는 공정에서, 연마된 기판상에 부착되어 있는 입자를 제거하기 위한 세정 유닛과, 입자가 제거된 기판상의 금속층에 부착되는 유기 물질, 예컨대 벤조트리아졸 용액을 접촉시키기 위한 처리 유닛을 조합한 것으로서, 처리 유닛과 세정 유닛의 조합은 배치식(batch type), 매엽식(single wafer type)의 각각의 장치를 이용하는 것이 가능하다.
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