公开(公告)号：KR1020010073102A

公开(公告)日：2001-07-31

申请号：KR1020017002791

申请日：1999-09-01

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 아까호리타까시 ,  이나자와고우이찌로 ,  세누고우지 ,  하지와라마사끼

IPC: H01L21/3205

Abstract: 본 발명은 예컨대, 층간 절연막으로서 불소 첨가 카본막을 이용한 반도체 장치를 간단한 방법의 이중 다마신(dual damascene)법으로 제조하는 것을 목적으로 한다.
기판(2)에 절연막 예컨대, SiO2막(3)을 성막한 후, 해당 SiO
2 막(3)에 비어 홀(31)을 에칭하고, 계속해서 SiO
2 막(3)의 상면에 상부 절연막 예컨대, CF막(4)을 성막한다. 여기서 매립 특성이 나쁜 성막 재료 예컨대 C
6 F
6 가스를 플라즈마화함으로써 상기 CF막의 성막을 행하면, 비어 홀(31) 내로의 CF막의 매립을 억제하면서 SiO
2 막(3)의 상면에 CF막(4)을 성막할 수 있다. 계속해서 CF막(4)에 홈(41)을 에칭함으로써, 홈(41)과 비어 홀(31)이 일체가 된 이중 다마신 형상을 용이하게 제조할 수 있다.

公开(公告)号：KR100400907B1

公开(公告)日：2003-10-10

申请号：KR1020017002791

申请日：1999-09-01

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 아까호리타까시 ,  이나자와고우이찌로 ,  세누고우지 ,  하지와라마사끼

IPC: H01L21/3205

CPC classification number: H01L21/76832 ,  H01L21/0212 ,  H01L21/02274 ,  H01L21/31116 ,  H01L21/3127 ,  H01L21/31612 ,  H01L21/76807 ,  H01L21/76808 ,  H01L21/76835 ,  H01L2221/1031 ,  H01L2221/1036

Abstract: A semiconductor device using, e.g., a fluorine containing carbon film, as an interlayer dielectric film is produced by a dual damascene method which is a simple technique. After an dielectric film, e.g., an SiO2 film 3, is deposited on a substrate 2, the SiO2 film 3 is etched to form a via hole 31 therein, and then, a top dielectric film, e.g., a CF film 4, is deposited on the top face of the SiO2 film 3. If the CF film is deposited by activating a thin-film deposition material having a bad embedded material, e.g., C6F6 gas, as a plasma, the CF film 4 can be deposited on the top face of the SiO2 film 3 while inhibiting the CF film from being embedded into the via hole 31. Subsequently, by etching the CF film 4 to form a groove 41 therein, it is possible to easily produce a dual damascene shape wherein the groove 41 is integrated with the via hole 31.

Abstract translation: 使用例如含氟碳膜作为层间介电膜的半导体器件是通过双镶嵌方法制造的，这是一种简单的技术。 在衬底2上沉积电介质膜例如SiO 2膜3之后，蚀刻SiO 2膜3以在其中形成通孔31，然后沉积顶部电介质膜例如CF膜4 如果通过激活具有不良嵌入材料例如C6F6气体的薄膜沉积材料作为等离子体来沉积CF膜，则CF膜4可以沉积在SiO 2膜3的顶面上。 同时抑制CF膜嵌入通路孔31中。随后，通过蚀刻CF膜4以在其中形成凹槽41，可以容易地产生其中凹槽41被集成的双镶嵌形状 与通孔31连接。＆lt; IMAGE＆gt;

公开(公告)号：KR1020030020260A

公开(公告)日：2003-03-08

申请号：KR1020027009550

申请日：2001-08-14

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 세누고우지 ,  나가이히로유키

IPC: H01L21/768

CPC classification number: H01L23/5222 ,  H01L21/7682 ,  H01L21/76829 ,  H01L21/76834 ,  H01L21/76837 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명은 배선 지연이 경감되는 동시에 배선의 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공한다.
베이스 절연층(10) 상에, 배선 사이의 피치(P1∼P3)가 다른 복수의 배선(12a∼12f)을 형성한다. 이어서, 배선 설계상 배선 지연이 소정치를 넘는다고 예측되는 배선 사이의 피치가 작은 인접하는 배선 사이에, 이 배선 위에 형성되는 층간 절연층(16)과의 밀착을 저해하는 밀착 저해층을 형성한다. 형성되는 반도체 장치(18)는 배선 피치가 작은 배선 사이에 유전률이 작은 공극부가 형성되는 동시에(C부), 배선 피치가 큰 배선 사이에 절연막이 선택적으로 매립된다(A부, B부).