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公开(公告)号：KR1020070075867A
公开(公告)日：2007-07-24
申请号：KR1020060004592
申请日：2006-01-16
Applicant: 삼성전기주식회사
Abstract: A laminated ceramic capacitor with a low ESL(Equivalent Serial Inductance) and a wiring substrate are provided to satisfy characteristics as a capacitor for decoupling of an RF(Radio Frequency) circuit by lowering the ESL. A laminated ceramic capacitor with a low ESL includes a capacitor main body, a groove, an external electrode, a first internal electrode(52a), a second internal electrode(52b), and a contacting unit(53a,53b). The groove is formed vertically at a side of the capacitor main body. The external electrode is formed on the groove. The first internal electrode(52a) and the second internal electrode(52b) having current with different polarities are alternately laminated while interposing a dielectric. The contacting unit(53a,53b) is contacted to the external electrode of the groove, and formed at a side of the first internal electrode(52a) and the second internal electrode(52b).
Abstract translation: 提供具有低ESL（等效串联电感）和布线基板的层压陶瓷电容器，以满足通过降低ESL来解耦RF（射频）电路的电容器的特性。 具有低ESL的层压陶瓷电容器包括电容器主体，沟槽，外部电极，第一内部电极（52a），第二内部电极（52b）和接触单元（53a，53b）。 凹槽在电容器主体的一侧垂直地形成。 外部电极形成在槽上。 具有不同极性的电流的第一内部电极（52a）和第二内部电极（52b）交替层叠，同时插入电介质。 接触单元（53a，53b）与沟槽的外部电极接触，并形成在第一内部电极（52a）和第二内部电极（52b）的一侧。
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公开(公告)号：KR100809238B1
公开(公告)日：2008-02-29
申请号：KR1020060041710
申请日：2006-05-09
Applicant: 삼성전기주식회사
Abstract: 적절한 ESR을 유지하고 ESL을 저감시킬 수 있으며 제조가 용이한 적층형 칩 커패시터를 제공한다. 본 발명의 적층형 칩 커패시터는, 복수의 유전체층이 적층된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 서로 교대로 배치된 복수의 제1 및 제2 내부 전극층과; 상기 커패시터 본체 외면에 형성되어 상기 제1 및 제2 내부 전극층과 전기적으로 연결된 복수의 외부 전극을 포함하되, 상기 제1 및 제2 내부 전극층 각각은 동일 평면의 3개 이상의 전극 플레이트로 분할되어 있고, 상기 전극 플레이트 각각은 상기 외부 전극으로의 접속을 제공하는 리드를 1개 또는 2개 갖고, 상기 제1 내부 전극층의 리드는 상기 제2 내부 전극층의 리드와 인접하여 교대로 배치되고, 서로 인접한 제1 내부 전극층의 리드와 제2 전극층의 리드는 서로 다른 극성을 갖는다.
적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스Abstract translation: 提供一种能够保持适当的ESR并降低ESL且容易制造的多层片状电容器。 本发明的层叠芯片电容器包括：电容器主体，其中堆叠多个电介质层; 多个第一内部电极层和第二内部电极层，所述第一内部电极层和第二内部电极层通过所述电容器主体中的所述电介质层彼此分离并交替布置; 形成包含第一和第二内部电极层和电多个连接到每个所述第一和第二内部电极层的外部电极被划分成至少三个电极板在同一平面上的电容器主体的外表面上， 每个电极板具有用于提供与外部电极的连接的一根或两根引线，第一内部电极层的引线交替布置为与第二内部电极层的引线相邻， 内电极层的引线和第二电极层的引线具有不同的极性。
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公开(公告)号：KR100755623B1
公开(公告)日：2007-09-04
申请号：KR1020050123517
申请日：2005-12-14
Applicant: 삼성전기주식회사
IPC: H01G4/228
Abstract: 페이스트가 도포된 롤의 외주면이 다수의 평면으로 형성되어 페이스트가 일정한 형상 및 두께로 칩에 도포될 수 있도록 구성되는 단자전극 형성장치가 제공된다.
본 발명에 의한 단자전극 형성장치는, 외주면이 다수의 평면으로 이루어지는 다각 기둥 형상으로 형성되며, 외주면에 도전성 페이스트가 마련되는 롤; 하나 이상의 칩이 장착되며, 상기 칩에 도전성 페이스트가 도포되도록 상기 롤을 향해 상기 칩을 이송하는 이송수단; 및 상기 칩이 어느 하나의 상기 평면과 대응되도록 상기 롤을 회전시키는 구동수단을 포함하여 구성된다.
본 발명에 의한 단자전극 형성장치는, 칩에 일정한 폭의 전극단자를 형성할 수 있고, 칩의 양 측면에 마련되는 전극단자의 크기를 일정하게 형성할 수 있으며, 단자전극 형성 공정의 불량률을 저하시킬 수 있다는 장점이 있다.
페이스트, 롤, 도포, 단자전극, 회전-
公开(公告)号：KR1020070102781A
公开(公告)日：2007-10-22
申请号：KR1020060034399
申请日：2006-04-17
Applicant: 삼성전기주식회사
Abstract: An ultracapacitor and a manufacturing method thereof are provided to reduce the thickness of a dielectric and an electrode by applying a evaporation. An ultracapacitor includes dielectric layers(7), first internal electrode layers(5), second internal electrode layers(6), a first external electrode, and a second external electrode. The first internal electrode layer(5) and the second internal electrode layer(6) are alternately arranged between the dielectric layers(7). The first external electrode is electrically connected to at least one among the first internal electrode layers(5). The second electrode is electrically connected to at least one among the second internal electrode layers(6). The first internal electrode layer(5) and the second internal electrode layer(6) have a plurality of vertical electrodes(8). The vertical electrodes(8) of the first internal electrode layer(5) and the second internal electrode layer(6) are arranged alternately.
Abstract translation: 提供一种超级电容器及其制造方法，以通过施加蒸发来减小电介质和电极的厚度。 超级电容器包括电介质层（7），第一内部电极层（5），第二内部电极层（6），第一外部电极和第二外部电极。 第一内部电极层（5）和第二内部电极层（6）交替地布置在电介质层（7）之间。 第一外部电极与第一内部电极层（5）中的至少一个电连接。 第二电极与第二内部电极层（6）中的至少一个电连接。 第一内部电极层（5）和第二内部电极层（6）具有多个垂直电极（8）。 第一内部电极层（5）和第二内部电极层（6）的垂直电极（8）交替配置。
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Patent Agency Ranking
公开(公告)号：KR1020070109145A
公开(公告)日：2007-11-15
申请号：KR1020060041710
申请日：2006-05-09
Applicant: 삼성전기주식회사
Abstract: A multilayer chip capacitor is provided to facilitate the lamination of an inner electrode in the chip capacitor by using only two inner electrode patterns for manufacturing the chip capacitor. A capacitor body includes plural dielectric layers. First and second inner electrode layers(160,170) are separated from the dielectric layer inside the capacitor body. The outer electrode is formed on an outer surface of the capacitor and electrically connected to the inner electrode layer. Each of the first and second inner electrode layers is separated into more than three electrode plates. Each of the electrode plate includes first and second leads for coupling the electrode plate with the outer electrode. Leads of the first inner electrode layer are alternatively arranged to be adjacent to leads of the second inner electrode layer. The adjacent leads of the first and second electrode layer have different polarities.
Abstract translation: 提供了一种多层片状电容器，以通过仅使用两个用于制造芯片电容器的内部电极图案来促进片状电容器中的内部电极层压。 电容器主体包括多个电介质层。 第一和第二内部电极层（160,170）与电容器体内部的电介质层分离。 外电极形成在电容器的外表面上并与内电极层电连接。 第一和第二内部电极层中的每一个分离成多于三个电极板。 每个电极板包括用于将电极板与外部电极耦合的第一和第二引线。 第一内部电极层的引线交替地布置成与第二内部电极层的引线相邻。 第一和第二电极层的相邻引线具有不同的极性。
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公开(公告)号：KR100755654B1
公开(公告)日：2007-09-04
申请号：KR1020060052020
申请日：2006-06-09
Applicant: 삼성전기주식회사
Abstract: A multilayer ceramic capacitor with controllable ESR(Equivalent Series Resistance) characteristics is provided to control ESR characteristics and to prevent IR degradation and moisture-proof failure due to permeation of a plating solution. In a multilayer ceramic capacitor(100), a ceramic lamination includes a dielectric layer(10) and a number of internal electrodes(20,30) arranged between the dielectric layers. An external electrode(50) is formed on both ends of the ceramic lamination. A resistor layer(70) is formed on the external electrode, and includes conductive metal element forming the external electrode.
Abstract translation: 提供具有可控ESR（等效串联电阻）特性的多层陶瓷电容器，以控制ESR特性，并防止由于电镀液渗透导致的IR降解和防潮失效。 在多层陶瓷电容器（100）中，陶瓷层叠体包括介电层（10）和布置在电介质层之间的多个内部电极（20,30）。 在陶瓷层叠体的两端形成有外部电极（50）。 在外部电极上形成电阻层（70），并且包括形成外部电极的导电金属元件。
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公开(公告)号：KR1020070063371A
公开(公告)日：2007-06-19
申请号：KR1020050123517
申请日：2005-12-14
Applicant: 삼성전기주식회사
IPC: H01G4/228
Abstract: An apparatus for forming a terminal electrode is provided to lower an error rate of a forming process by forming an electrode terminal of uniform width and size on a chip. An apparatus for forming a terminal electrode includes a roll(100), a driving unit(200), a chip(300), and a transfer unit(400). An outer plane of the roll(100) is formed to have a polygonal post shape with a plurality of planes. A conducting paste is formed on an outer circumference plane of the roll(100). At least one chip(300) is mounted on the transfer unit(400). The transfer unit(400) transfers the chip(300) toward the roll(100) so that the conductive paste is spread. The driving unit(200) rotates the roll(100) so that the chip(300) corresponds to the plane. The driving unit(200) rotates the roll(100) so that the plane is moved by the same linear speed with the chip(300).
Abstract translation: 提供一种用于形成端子电极的装置，通过在芯片上形成均匀宽度和尺寸的电极端子来降低成形过程的误差率。 一种用于形成端子电极的装置包括辊（100），驱动单元（200），芯片（300）和转移单元（400）。 辊（100）的外平面形成为具有多个平面的多边形柱形。 在辊（100）的外周平面上形成导电糊。 至少一个芯片（300）安装在传送单元（400）上。 转印单元（400）将芯片（300）朝向辊（100）传送，使得导电浆料扩散。 驱动单元（200）使辊（100）旋转，使得芯片（300）对应于平面。 驱动单元（200）使辊（100）旋转，使得平面与芯片（300）以相同的线速度移动。
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公开(公告)号：KR100856242B1
公开(公告)日：2008-09-03
申请号：KR1020060034399
申请日：2006-04-17
Applicant: 삼성전기주식회사
Abstract: 본 발명은 초고용량 캐패시터 및 그 제조방법에 관한 것이다.
본 발명의 초고용량 캐패시터는, 유전체층; 상기 유전체층 사이에 교대로 배열된 적어도 하나의 제 1내부전극층 및 제 2내부전극층; 상기 제 1내부전극층중 적어도 하나와 전기적으로 연결된 제 1외부전극; 및 상기 제 2내부전극층중 적어도 하나와 전기적으로 연결된 제 2외부전극;을 포함하고,
상기 제 1내부전극층 및 제 2내부전극층은 각각 그 층에 실질적으로 수직하는 다수의 수직전극을 가지며, 상기 제 1내부전극층의 수직전극과 상기 제 2내부전극층의 수직전극이 상호 교대로 배열된다.
본 발명에 따르면 진공증착법을 적용하여 유전체와 전극의 두께를 현저하게 감소시킬 수 있으며, 제한된 공간내에서 전극의 겹침면적을 최대화할 수 있어 초고용량의 캐패시터를 제공할 수 있다.
트랜치 구조, 증착, 식각, 캐패시터, 수직전극-
公开(公告)号：KR100835051B1
公开(公告)日：2008-06-03
申请号：KR1020060004592
申请日：2006-01-16
Applicant: 삼성전기주식회사
Abstract: 저ESL을 구현할 수 있는 적층형 커패시터가 제공된다.
본 발명의 커패시터는,
유전체를 사이에 두고 제1내부전극과 제2내부전극이 교대로 적층되고, 측면에는 상하 방향으로 홈이 형성되는 커패시터 본체,
상기 커패시터 본체의 홈에 형성되는 외부전극으로 구성되고,
상기 제1내부전극과 제2내부전극의 측변에는 상기 홈의 외부전극과 접촉하는 접촉부를 구비하고, 제1내부전극의 접촉부와 제2내부전극의 접촉부는 인접하여 교대로 배치되는 것을 포함하여 이루어진다.
적층형 커패시터, ESL, 홈, 배선기판
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