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公开(公告)号：KR100674823B1
公开(公告)日：2007-01-26
申请号：KR1020040102609
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 어레이의 배선접속구조에 관한 것으로서, 적어도 2개의 전원공급라인과 접지라인이 구비된 모기판; 및, 상기 모기판에 실장되며, 마이크로 프로세싱 유닛(MPU)칩이 구비된 배선기판과 상기 배선기판 하부에 장착된 적층형 캐패시터 어레이를 포함하는 적층형 캐패시터 어레이 패키지를 포함하며, 상기 전원공급라인 및 접지라인 중 적어도 하나가 적층형 캐패시터 어레이의 도전성 비아홀을 통해 MPU칩의 단자에 연결되는 적층형 캐패시터 어레이의 배선접속구조를 제공한다.
적층형 캐패시터 어레이(Multi-Layered Chip Capacitor Array), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor), 마이크로 프로세싱 유닛(MPU)-
公开(公告)号：KR1020070093566A
公开(公告)日：2007-09-19
申请号：KR1020060023563
申请日：2006-03-14
Applicant: 삼성전기주식회사
CPC classification number: H05K3/4638
Abstract: A matching method of a PCB(Printed Circuit Board) is provided to match a panel and a stamper by conforming a matching key of the stamper to a matching key of the panel using a microscope. A matching method of a PCB includes the steps of: preparing a first unit where a predetermined pattern form(314) is illustrated on a top surface; forming at least one matching key(312) on a side surface of the first unit; forming the matching key(312) corresponding to the first unit on a side surface of a second unit with size corresponding to the first unit; arranging the second unit on the first unit; and matching the first unit and the second unit using the matching key(312).
Abstract translation: 提供PCB（印刷电路板）的匹配方法，以通过使用显微镜使压模的匹配键与面板的匹配键相符合来匹配面板和压模。 PCB的匹配方法包括以下步骤：制备在顶表面上示出预定图案形式（314）的第一单元; 在所述第一单元的侧表面上形成至少一个匹配键（312）; 在与第一单元对应的尺寸的第二单元的侧表面上形成与第一单元相对应的匹配键（312）; 将第二单元布置在第一单元上; 以及使用所述匹配键（312）匹配所述第一单元和所述第二单元。
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公开(公告)号：KR100649579B1
公开(公告)日：2006-11-28
申请号：KR1020040102611
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 및 적층형 캐패시터 어레이에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며, 상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부 를 가지며, 상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터를 제공한다. 또한, 본 발명은 상기한 캐패시터구조를 복수개로 포함한 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)-
公开(公告)号：KR1020060063434A
公开(公告)日：2006-06-12
申请号：KR1020040102609
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 어레이의 배선접속구조에 관한 것으로서, 적어도 2개의 전원공급라인과 접지라인이 구비된 모기판; 및, 상기 모기판에 실장되며, 마이크로 프로세싱 유닛(MPU)칩이 구비된 배선기판과 상기 배선기판 하부에 장착된 적층형 캐패시터 어레이를 포함하는 적층형 캐패시터 어레이 패키지를 포함하며, 상기 전원공급라인 및 접지라인 중 적어도 하나가 적층형 캐패시터 어레이의 도전성 비아홀을 통해 MPU칩의 단자에 연결되는 적층형 캐패시터 어레이의 배선접속구조를 제공한다.
적층형 캐패시터 어레이(Multi-Layered Chip Capacitor Array), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor), 마이크로 프로세싱 유닛(MPU)-
Patent Agency Ranking
公开(公告)号：KR1020090037676A
公开(公告)日：2009-04-16
申请号：KR1020070103132
申请日：2007-10-12
Applicant: 삼성전기주식회사
IPC: H01G13/00
Abstract: A capacitor external electrode forming device is provided to coat a conductive paste in a surface of a capacitor by preventing the conductive paste from being exposed to the outside. A capacitor external electrode forming device includes a wheel(1) and a dispenser. A slot(10) is formed in the circumferential surface of the wheel. The dispenser provides the paste to the slot of the wheel. The dispenser includes an injector(20), a paste tank, and an air controller(26). The injector directly injects the paste into the slot of the wheel. The paste is received in a sealed space of the paste tank. The air controller generates the air pressure to provide the paste stored in the paste tank to the injector.
Abstract translation: 电容器外部电极形成装置用于通过防止导电膏暴露于外部来涂覆电容器表面中的导电膏。 电容器外部电极形成装置包括轮（1）和分配器。 在轮的圆周表面上形成有槽（10）。 分配器将浆料提供给车轮的槽。 分配器包括注射器（20），糊剂罐和空气控制器（26）。 喷油器将浆料直接注入砂轮槽。 将糊状物接收在糊状容器的密封空间中。 空气控制器产生空气压力以将存储在糊罐中的浆料提供给喷射器。
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公开(公告)号：KR1020060063436A
公开(公告)日：2006-06-12
申请号：KR1020040102611
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 및 적층형 캐패시터 어레이에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며, 상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부를 가지며, 상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터를 제공한다. 또한, 본 발명은 상기한 캐패시터구조를 복수개로 포함한 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)Abstract translation: 本发明的电容器主体的上表面和下表面，以及多个第一和第二内部电极，其中所述电容器主体被分别形成在所述多个电介质层，由多个介电层的形成层叠涉及的层叠电容器以及层叠电容器阵列 包括至少第一和第二外部端子中的至少一个中的至少一个的第一和第二导电通路形成在所述电容器主体的层叠方向被分别连接到形成在一侧的第一和第二外部端子孔 并且被形成为使得至少一个第一和彼此多个介电层的分离的第二内部电极，分别地，所述第一和第二内部电极设置在一个电介质层彼此重叠，在第一和之间夹 第二内部电极分别连接到形成在不同介电层上的第一和第二内部电极， 其中，所述至少一个第一导电过孔通过所述第一内部电极的引线部分形成，同时与所述第二内部电极电绝缘， 其中第一内部电极与内部电极电绝缘并且通过第二内部电极的引线部分形成。 本发明还提供了一种包括如上所述的多个电容器结构的叠层电容器阵列。
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公开(公告)号：KR100905763B1
公开(公告)日：2009-07-02
申请号：KR1020070103132
申请日：2007-10-12
Applicant: 삼성전기주식회사
IPC: H01G13/00
Abstract: 전자부품 예컨데, 캐패시터 표면에 소정의 처리를 실시하여 외부전극을 형성시키는 장치를 제공한다. 본 발명에 따른 외부전극 형성장치는 원주면에 슬롯을 가진 휠; 및 휠의 슬롯에 페이스트를 제공하는 디스펜서;를 포함하며, 상기 디스펜서는, 상기 슬롯에 페이스트를 직접 주입하는 인젝터와, 밀폐된 공간 안에 페이스트를 수용하는 페이스트 탱크와, 상기 인젝터와 페이스트가 유동가능하게 연결되고, 상기 페이스트 탱크에 저장된 페이스트를 상기 인젝터에 제공하기 위한 공압이 발생되는 에어 컨트롤러로 구성됨을 요지로 한다.
외부전극, 페이스트, 디스펜서, 휠, 전사(傳寫)-
公开(公告)号：KR100797696B1
公开(公告)日：2008-01-23
申请号：KR1020060023563
申请日：2006-03-14
Applicant: 삼성전기주식회사
Abstract: 본 발명은 회로를 형성할 때 층간 정합에 사용되는 인쇄회로기판의 정합방법에 관한 것으로, 보다 상세하게는 임프린트 공정에 있어 스템퍼와 패널의 정합을 용이하게 하는 것을 특징으로 하는 인쇄회로기판의 정합방법에 관한 것이며, 이를 위하여 패널과 스템퍼의 측면에 정합키를 형성하고, 패널의 정합키와 스템퍼의 정합키가 동일한 방향으로 향하도록 스템퍼를 패널 상에 배치한 후 현미경을 이용하여 스템퍼의 정합키가 패널의 정합키와 일치시킴으로써, 패널과 스템퍼의 정합이 용이할 수 있다.
정합키, 측면 정합, 스템퍼, 현미경, 패널-
公开(公告)号：KR100780195B1
公开(公告)日：2007-11-27
申请号：KR1020060108876
申请日：2006-11-06
Applicant: 삼성전기주식회사
IPC: G01S3/808
CPC classification number: G01S13/76
Abstract: An apparatus and a method for detecting overlap of pulse signals, and a distance measurement apparatus comprising the same are provided to generate a new pulse signal with increased duty ratio and the same period as one of two pulse signals, and then to detect overlap of the two pulse signals by multiplying the new pulse signal by the two pulse signals. According to an apparatus for detecting overlap of a first pulse signal and a second pulse signal with different frequencies, a duty adjustment part(11) generates a third pulse signal by increasing duty ratio of the second pulse signal. A pulse signal calculation part(12) multiplies the first and the second pulse signal by a third pulse signal, and then adds the results. An overlap judgment part(13) judges a middle point of a pulse with widest width among signals outputted from the pulse signal calculation part as an overlap start time of the first and the second pulse signal.
Abstract translation: 提供一种用于检测脉冲信号的重叠的装置和方法，以及包括该脉冲信号的距离测量装置，以产生具有增加的占空比和与两个脉冲信号中的一个相同的周期的新脉冲信号，然后检测 通过将新的脉冲信号乘以两个脉冲信号来产生两个脉冲信号。 根据用于检测第一脉冲信号和具有不同频率的第二脉冲信号的重叠的装置，占空比调整部分（11）通过增加第二脉冲信号的占空比来产生第三脉冲信号。 脉冲信号计算部分（12）将第一和第二脉冲信号乘以第三脉冲信号，然后将结果相加。 重叠判定部（13）判断从脉冲信号计算部输出的信号中具有最宽宽度的脉冲的中点作为第一和第二脉冲信号的重叠开始时间。
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