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公开(公告)号：KR100576859B1
公开(公告)日：2006-05-10
申请号：KR1020040001402
申请日：2004-01-09
Applicant: 삼성전기주식회사
IPC: H01G4/228
Abstract: 본 발명은 칩 부품 등의 단자 전극 내부로의 도금액 침투를 검사하는 방법에 관한 것이다.
본 발명은, 단자 전극 및 상기 단자 전극의 외부면에 도금층이 형성된 칩 부품을 마련하는 단계와, 상기 단자 전극의 단면을 노출시키는 단계와, 상기 단자 전극을 구성하는 성분을 선택적으로 에칭하여 제거하는 단계 및 상기 단자 전극을 구성하는 성분이 제거되고 남은 부분을 검사하는 단계를 포함하는 칩 부품 단자 전극의 도금액 침투 검사 방법을 제공한다.
본 발명에 따르면, 짧은 시간 동안 저렴하면서도 정확하게 단자 전극 내의 도금액 침투 여부 및 침투 정도를 판별할 수 있는 장점이 있다.
칩 부품, 단자 전극, 도금층, 도금액 침투, 기공-
公开(公告)号：KR1020050048855A
公开(公告)日：2005-05-25
申请号：KR1020030082593
申请日：2003-11-20
Applicant: 삼성전기주식회사
IPC: C04B35/00
Abstract: 본 발명은 내부전극과의 접촉성과 내산성을 동시에 만족하는 글라스 프릿트와 그 제조방법, 이 글라스 프릿트를 이용하는 도체 페이스트 조성물 및 적층세라믹 커패시터에 관한 것이다. 이 글라스 프릿트는 aSiO
2 -bB
2 O
3 -cZnO-dNa
2 O-eK
2 O-fCaO-gBaO-hAl
2 O
3 -iSnO
2 로 표현되고, a+b+c+d+e+f+g+h+i=1로서 ㏖%로 0.25≤a≤0.30, 0.13≤b≤0.17, 0.36≤c≤0.40, 0.04≤d≤0.07, 0.02≤e≤0.05, 0.02≤f≤0.04, 0.04≤g≤0.05, 0.01≤h≤0.025, 0≤i≤0.005를 만족하도록 조성된다. 본 발명에서는 이 글라스 프릿트의 제조방법, 이를 이용한 외부전극용 페이스트 조성물 및 적층세라믹 커패시터 또한 제공된다.-
公开(公告)号：KR1020120054843A
公开(公告)日：2012-05-31
申请号：KR1020100116172
申请日：2010-11-22
Applicant: 삼성전기주식회사
CPC classification number: H01G13/006 , B05C3/20 , H01G4/232 , H01G4/30
Abstract: PURPOSE: An apparatus and method for forming an electrode are provided to improve the reliability and electrode connectivity of a laminated ceramic condenser by forming an electrode with a uniform thickness on the electrode forming surface of a ceramic laminate. CONSTITUTION: An electrode is formed on an outer surface of a ceramic laminate printed with an internal electrode. An electrode forming device includes a blast table(40) and a mover. The blast table has an uneven part which is coated with electrode material paste(30). The mover moves a ceramic laminate(10) to contact the ceramic laminate with the blast table.
Abstract translation: 目的：提供一种用于形成电极的装置和方法，以通过在陶瓷层压体的电极形成表面上形成均匀厚度的电极来提高层压陶瓷电容器的可靠性和电极连通性。 构成：电极形成在印有内部电极的陶瓷层压体的外表面上。 电极形成装置包括鼓表（40）和移动器。 喷丸台具有涂覆有电极材料浆料（30）的不均匀部分。 移动器移动陶瓷层压板（10）以与鼓风台接触陶瓷层压板。
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公开(公告)号：KR100664979B1
公开(公告)日：2007-01-09
申请号：KR1020030082593
申请日：2003-11-20
Applicant: 삼성전기주식회사
IPC: C04B35/00
Abstract: 본 발명은 내부전극과의 접촉성과 내산성을 동시에 만족하는 글라스 프릿트와 그 제조방법, 이 글라스 프릿트를 이용하는 도체 페이스트 조성물 및 적층세라믹 커패시터에 관한 것이다. 이 글라스 프릿트는 aSiO
2 -bB
2 O
3 -cZnO-dNa
2 O-eK
2 O-fCaO-gBaO-hAl
2 O
3 -iSnO
2 로 표현되고, a+b+c+d+e+f+g+h+i=1로서 ㏖%로 0.25≤a≤0.30, 0.13≤b≤0.17, 0.36≤c≤0.40, 0.04≤d≤0.07, 0.02≤e≤0.05, 0.02≤f≤0.04, 0.04≤g≤0.05, 0.01≤h≤0.025, 0≤i≤0.005를 만족하도록 조성된다. 본 발명에서는 이 글라스 프릿트의 제조방법, 이를 이용한 외부전극용 페이스트 조성물 및 적층세라믹 커패시터 또한 제공된다.
글라스 프릿트, 외부전극 페이스트, 적층세라믹 커패시터, Ni-Cu 접촉성, 내산성-
公开(公告)号：KR1020050073356A
公开(公告)日：2005-07-13
申请号：KR1020040001728
申请日：2004-01-09
Applicant: 삼성전기주식회사
IPC: H01G4/232
Abstract: 본 발명은 적층 세라믹 콘덴서, 적층형 인덕터, 칩 저항등의 칩 부품의 단자 전극용 페이스트 조성물에 관한 것으로서, 실란 커플링재를 적정량 첨가함으로써 바인더 함량의 증가나 탈바인더가 어려운 에틸셀률로스계 수지를 사용하지 않고도 충분한 건조막 강도를 구현할 수 있는 칩 부품 단자 전극용 페이스트 조성물을 제공하고자 하는데, 그 목적이 있는 것이다.
본 발명은 도전성 금속: 65∼75중량%, 그라스 프릿(glass frit): 4∼10중량%, 바인더: 4∼10중량%, 및 나머지 용재를 포함하여 조성되는 기본 페이스트에 기본 페이스트 중량에 대하여 0.5∼3.0중량%의 실란 커플링재가 첨가되어 이루어진 것을 특징으로 하는 칩 부품 단자 전극용 페이스트 조성물을 그 요지로 한다.
본 발명에 의하면, 단자 전극의 건조막 강도를 개선시키고, 특히 기저 세라믹 소체와 건조된 단자 전극 사이의 접착력이 크게 개선되어 단자 전극 부분의 파손 불량을 개선시킬 수 있는 효과가 있는 것이다.-
Patent Agency Ranking
公开(公告)号：KR100501199B1
公开(公告)日：2005-07-18
申请号：KR1020030084509
申请日：2003-11-26
Applicant: 삼성전기주식회사
IPC: H01F17/00
Abstract: 본 발명은 적층칩 부품의 단자전극용 페이스트 조성물 및 이를 이용한 적층칩 콘덴서의 제조방법에 관한 것으로서, 우수한 생산성 및 편리성을 확보할 수 있을 뿐만 아니라 단자 전극표면으로의 그라스 용출을 방지할 수 있는 칩부품 단자전극용 페이스트 조성물 및 이를 이용하여 제조된 적층칩 부품을 제공하고자 하는데, 그 목적이 있는 것이다.
본 발명은 도전성 금속 파우더 : 65∼75 중량%, 그라스 프릿: 3∼15 중량%, 및 필러로서 SiO
2 : 0.7 ∼10중량%, Al
2 O
3 : 0.4 ∼10중량% 및 ZrO
2 : 0.2 ∼8.0중량%로 이루어진 그룹으로부터 선택된 1종 또는 2종이상을 함유하고, 필러가 2종 이상이면 그 합량이 0.6∼10중량%가 되도록 조성되는 기본 페이스트에, 이 기본 페이스트의 중량에 대하여 5∼20중량%의 바인더를 포함하여 이루어진 칩 부품 단자 전극용 페이스트 조성물 및 이를 이용한 적층칩 부품의 제조 방법을 그 요지로 한다.
본 발명에 의하면, 우수한 생산성 및 편리성을 확보할 수 있을 뿐만 아니라 단자 전극표면으로의 그라스 용출을 방지할 수 있어 도금성, 납땜성 및 단자 전극의 치밀도를 개선시킬 수 있는 효과가 있는 것이다.-
公开(公告)号：KR1020050040159A
公开(公告)日：2005-05-03
申请号：KR1020030075216
申请日：2003-10-27
Applicant: 삼성전기주식회사
IPC: H01G4/228
Abstract: 본 발명은 페이스트상의 금속 전극 재료를 외부 단자에 도포 및 건조하는 공정에 있어서 균일한 외부 단자 전극의 막두께를 확보하도록 외부 단자에 전극을 균일하게 도포하는 방법에 관한 것이다.
본 발명은 내부 전극이 인쇄된 세라믹 적층체와 상기 세라믹 적층체를 전기적으로 연결하는 외부 단자로 구성되는 MLCC 에 있어서, 상기 외부 단자 전극을 형성하기 위해, 페이스트상의 전극재를 상기 외부 단자 표면에 도포하는 제 1 단계; 및 상기 전극재가 도포된 외부 단자의 표면을 위로 향하게 하고, 소수성 테이프로 상기 외부 단자의 표면을 수평하게 누르는 제 2 단계; 를 포함하는 외부 단자 전극 도포 방법을 구비한다.
본 발명에 의하면, 중앙 부분이 두껍고 모서리 부분은 얇게 되는 현상을 용이하게 해결하여 균일하게 도포시킬 수 있고, 또한 저렴한 비용으로 외부 단자에 전극을 균일하게 도포시킬 수 있는 효과가 있다.-
公开(公告)号：KR100568290B1
公开(公告)日：2006-04-05
申请号：KR1020040001728
申请日：2004-01-09
Applicant: 삼성전기주식회사
IPC: H01G4/232
Abstract: 본 발명은 적층 세라믹 콘덴서, 적층형 인덕터, 칩 저항등의 칩 부품의 단자 전극용 페이스트 조성물에 관한 것으로서, 실란 커플링재를 적정량 첨가함으로써 바인더 함량의 증가나 탈바인더가 어려운 에틸셀룰로오스계 수지를 사용하지 않고도 충분한 건조막 강도를 구현할 수 있는 칩 부품 단자 전극용 페이스트 조성물을 제공하고자 하는데, 그 목적이 있는 것이다.
본 발명은 도전성 금속: 65∼75중량%, 그라스 프릿(glass frit): 4∼10중량%, 바인더: 4∼10중량%, 및 나머지 용재를 포함하여 조성되는 기본 페이스트에 기본 페이스트 중량에 대하여 0.5∼3.0중량%의 실란 커플링재가 첨가되어 이루어진 것을 특징으로 하는 칩 부품 단자 전극용 페이스트 조성물을 그 요지로 한다.
본 발명에 의하면, 단자 전극의 건조막 강도를 개선시키고, 특히 기저 세라믹 소체와 건조된 단자 전극 사이의 접착력이 크게 개선되어 단자 전극 부분의 파손 불량을 개선시킬 수 있는 효과가 있는 것이다.
칩 부품, 단자 전극, 페이스트, 건조막, 강도, 실란 커플링재-
公开(公告)号：KR100533631B1
公开(公告)日：2005-12-06
申请号：KR1020030075216
申请日：2003-10-27
Applicant: 삼성전기주식회사
IPC: H01G4/228
Abstract: 본 발명은 페이스트상의 금속 전극 재료를 외부 단자에 도포 및 건조하는 공정에 있어서 균일한 외부 단자 전극의 막두께를 확보하도록 외부 단자에 전극을 균일하게 도포하는 방법에 관한 것이다.
본 발명은 내부 전극이 인쇄된 세라믹 적층체와 상기 세라믹 적층체를 전기적으로 연결하는 외부 단자로 구성되는 MLCC 에 있어서, 상기 외부 단자 전극을 형성하기 위해, 페이스트상의 전극재를 상기 외부 단자 표면에 도포하는 제 1 단계; 및 상기 전극재가 도포된 외부 단자의 표면을 위로 향하게 하고, 소수성 테이프로 상기 외부 단자의 표면을 수평하게 누르는 제 2 단계; 를 포함하는 외부 단자 전극 도포 방법을 구비한다.
본 발명에 의하면, 중앙 부분이 두껍고 모서리 부분은 얇게 되는 현상을 용이하게 해결하여 균일하게 도포시킬 수 있고, 또한 저렴한 비용으로 외부 단자에 전극을 균일하게 도포시킬 수 있는 효과가 있다.-
公开(公告)号：KR1020050073172A
公开(公告)日：2005-07-13
申请号：KR1020040001402
申请日：2004-01-09
Applicant: 삼성전기주식회사
IPC: H01G4/228
Abstract: 본 발명은 칩 부품 등의 단자 전극 내부로의 도금액 침투를 검사하는 방법에 관한 것이다.
본 발명은, 단자 전극 및 상기 단자 전극의 외부면에 도금층이 형성된 칩 부품을 마련하는 단계와, 상기 단자 전극의 단면을 노출시키는 단계와, 상기 단자 전극을 구성하는 성분을 선택적으로 에칭하여 제거하는 단계 및 상기 단자 전극을 구성하는 성분이 제거되고 남은 부분을 검사하는 단계를 포함하는 칩 부품 단자 전극의 도금액 침투 검사 방법을 제공한다.
본 발명에 따르면, 짧은 시간 동안 저렴하면서도 정확하게 단자 전극 내의 도금액 침투 여부 및 침투 정도를 판별할 수 있는 장점이 있다.
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