公开(公告)号：KR1020160132544A

公开(公告)日：2016-11-21

申请号：KR1020150065176

申请日：2015-05-11

Applicant: 삼성전기주식회사

Inventor： 송인혁 ,  장창수 ,  박재훈 ,  서동수

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/423

Abstract: 본발명은반도체소자및 그제조방법에관한것으로, 본실시예에따른반도체소자는, 캐리어를유입하는에미터부, 상기에미터부로부터유입된캐리어가이동하는드리프트부, 상기에미터로부터유입된캐리어가드리프트부로이동하도록채널을형성하는게이트부, 상기게이트부사이에형성되고상기에미터부와연결되는에미터게이트부및 상기드리프트부를통해이동하는캐리어가배출되는콜렉터부를포함하고, 상기에미터게이트부는에미터연결전극을통해상기에미터부와연결된다.

公开(公告)号：KR1020160088074A

公开(公告)日：2016-07-25

申请号：KR1020150007304

申请日：2015-01-15

Applicant: 삼성전기주식회사

Inventor： 박재훈 ,  송인혁 ,  장창수 ,  서동수

IPC: H01L29/78

CPC classification number: H01L29/783 ,  H01L29/7835 ,  H01L29/7843

Abstract: 본발명은반도체소자에관한것으로, 제1 도전형의제1 영역, 상기제1 영역의일면에배치된게이트절연막, 상기제1 영역및 상기게이트절연막의사이에배치되고제2 도전형인복수의제2 영역, 상기제2 영역및 상기게이트절연막의사이에배치되고제1 도전형인제3 영역, 상기게이트절연막의일면에배치된복수의게이트전극, 상기복수의게이트전극사이에배치된게이트전극절연막, 상기게이트전극을둘러싸도록배치된층간절연막, 상기층간절연막의일면에배치된소스전극및 상기제1 영역중 게이트절연막이배치되지않는면에배치된드레인전극을포함한다.

Abstract translation: 半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。 半导体器件包括：第一导电类型的第一区域; 栅极绝缘膜，布置在所述第一区域的一个表面上; 布置在第一区域和栅极绝缘膜之间的第二导电类型的多个第二区域; 布置在第二区域和栅极绝缘膜之间的第一导电类型的第三区域; 布置在栅极绝缘膜的一个表面上的多个栅电极; 布置在所述多个栅电极之间的栅电极绝缘膜; 布置成围绕所述栅电极的层间绝缘膜; 设置在所述层间绝缘膜的一个表面上的源电极; 以及布置在所述栅极绝缘膜未布置在所述第一区域中的表面上的漏电极。 由此，半导体器件能够稳定地工作。

公开(公告)号：KR1020160063963A

公开(公告)日：2016-06-07

申请号：KR1020150084913

申请日：2015-06-16

Applicant: 삼성전기주식회사

Inventor： 박재훈 ,  송인혁 ,  장창수 ,  서동수

IPC: H01L29/76 ,  H01L29/08 ,  H01L29/66

Abstract: 본발명의일 실시예에따른반도체소자는소스부와, 상기소스부로부터주입된캐리어가이동하며, 서로다른도전형을갖는제1 및제2 도전형부가교번하여격자무늬를갖도록배치된제1 영역을포함하는드리프트부와, 상기드리프트부에서이동된캐리어를배출하는드레인부와, 상기드리프트부에접하는게이트절연막과, 상기게이트절연막의상부에배치된게이트전극을포함하는게이트부와, 상기제2 도전형부의상부에배치된제2 도전형인제2 영역및 상기제2 영역에접하여배치된제1 도전형인제3 영역을포함하고, 상기게이트전극은상기제2 영역과중첩되고상기제3 영역의일부와중첩된다.

Abstract translation: 根据本发明的一个实施例，一种半导体器件包括：源极单元; 漂移单元，其中从源单元引入的载体移动，并且包括通过交替具有不同导电性的第一导电单元和第二导电单元而布置成具有横条的第一区域; 排出单元，其排出在所述漂移单元中移动的所述载体; 与漂移单元接触的栅极绝缘膜; 栅极单元，其包括设置在栅极绝缘膜的上部的栅电极; 第二区域，其设置在第二导电单元的上部并具有第二导电性; 以及设置成与第二区域接触并具有第一导电性的第三区域。 栅电极与第二区域和第三区域的一部分重叠。

公开(公告)号：KR1020160005928A

公开(公告)日：2016-01-18

申请号：KR1020140085052

申请日：2014-07-08

Applicant: 삼성전기주식회사

Inventor： 모규현 ,  서동수 ,  장창수 ,  박재훈 ,  송인혁

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0634 ,  H01L29/0865 ,  H01L29/1095 ,  H01L29/42356 ,  H01L29/7397 ,  H01L29/7813 ,  H01L29/7827 ,  H01L29/7804

Abstract: 본개시의일 실시예에따른전력반도체소자는제1 도전형의반도체기판; 상기반도체기판상부에배치되며, 제1 도전형필러(pillar)와제2 도전형필러가교대로배열되는수퍼정션(super junction)부; 및상기제1 도전형필러상부에배치되는 3차원게이트부;를포함할수 있다. 상기제1 도전형필러상부에상기 3차원게이트가배치됨으로써, 상기제1 및제2 도전형필러의폭을감소시킬수 있어소자사이즈를효과적으로감소시킬수 있다.

Abstract translation: 根据本公开的实施例的功率半导体器件可以包括第一半导体衬底; 配置在所述第一半导体基板的上部的超接合部，具有交替配置的第一导电型支柱和第二导电型支柱， 以及设置在第一导电型支柱的上部的三维门部。 三维门部分布置在第一导电型柱的上部，以减小第一和第二导电型柱的宽度，从而有效地减小了装置尺寸。

公开(公告)号：KR1020160003379A

公开(公告)日：2016-01-11

申请号：KR1020140081591

申请日：2014-07-01

Applicant: 삼성전기주식회사

Inventor： 박재훈 ,  장창수 ,  모규현 ,  송인혁

IPC: H01L29/739 ,  H01L27/04

CPC classification number: H01L29/66348 ,  H01L21/02639 ,  H01L21/02647 ,  H01L21/7621 ,  H01L29/0649 ,  H01L29/7397

Abstract: 본개시의일 실시형태의전력반도체소자는베이스층 및상기베이스층의상부에배치된표면반도체층을포함하는제1 도전형의드리프트영역, 상기베이스층의상부에배치되되상기표면반도체층의내부에매립되며, 개구부를포함하는필드절연막및 상기베이스층의하부에배치된제2 도전형의콜렉터영역을포함할수 있다. 상기드리프트영역내에필드절연막이형성됨으로써, 필드절연막은정공의이동을제한함으로써전력반도체소자의도통손실을최소화할수 있다.

Abstract translation: 根据本公开的实施例的功率半导体器件可以包括第一导电型漂移区，其包括基底层和表面半导体层，布置在基底层的上部中的场绝缘层被埋在 表面半导体层，并且包括开口部分和布置在基底层的下部中的第二导电类型的集电极区域。 因为场绝缘层形成在漂移区域中，所以场绝缘层限制了空穴的移动，从而可以使功率半导体器件的导通损耗最小化。

公开(公告)号：KR1020150076769A

公开(公告)日：2015-07-07

申请号：KR1020130165332

申请日：2013-12-27

Applicant: 삼성전기주식회사

Inventor： 박재훈 ,  송인혁 ,  장창수 ,  엄기주

IPC: H01L21/20

CPC classification number: H01L29/1608 ,  H01L21/049 ,  H01L29/4916 ,  H01L29/518 ,  H01L29/66068 ,  H01L29/78

Abstract: 본개시는 SiC로이루어진기판을마련하는단계; 상기기판의일면에정질또는비정질의 Si를증착하여, 제1 반도체층을형성시키는단계; 및질소분위기하에서열처리하여, 상기기판과상기제1 반도체층의사이에 SiCN으로형성되는제2 반도체층을형성하는단계;를포함하는반도체소자의제조방법에관한것이다.

Abstract translation: 本发明涉及一种制造半导体器件的方法，包括以下步骤：制备由SiC制成的衬底; 在衬底的一个表面上沉积晶体或非晶硅，并形成第一半导体层; 在氮的存在下进行热处理，在所述基板和所述第一半导体层之间形成由SiCN构成的第二半导体层。

公开(公告)号：KR1020150069117A

公开(公告)日：2015-06-23

申请号：KR1020130155150

申请日：2013-12-13

Applicant: 삼성전기주식회사

Inventor： 송인혁 ,  엄기주 ,  장창수 ,  박재훈 ,  서동수

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7397 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0878 ,  H01L29/4236 ,  H01L29/7811 ,  H01L29/7813

Abstract: 본개시는온-동작시에형성되는채널을통해전류가흐르는활성영역; 상기활성영역의주변에형성되는단부영역; 상기활성영역에형성되며, 일방향으로길게형성되는복수의트랜치; 및상기활성영역에형성되며, 상기채널의하부에형성되는제1 도전형의정공축적영역;을포함하고, 상기단부영역과상기활성영역의경계에형성되는트랜치는인접하는트랜치에비해깊이가작은전력반도체소자에관한것이다.

Abstract translation: 本公开涉及功率半导体器件。 功率半导体器件包括：电流流过形成在通电中的通道的有源区; 形成在有源区域周围的端部区域; 沟槽形成在有源区并且在一个方向上长; 以及形成在有源区中并形成在沟道的下部的第一导电型空穴积聚区。 在端部区域和有源区域的边界处形成的沟槽的深度小于相邻沟槽的深度。

公开(公告)号：KR101452091B1

公开(公告)日：2014-10-16

申请号：KR1020130020713

申请日：2013-02-26

Applicant: 삼성전기주식회사

Inventor： 박재훈 ,  송인혁 ,  서동수 ,  김광수 ,  엄기주

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66348 ,  H01L27/0817 ,  H01L27/088 ,  H01L27/0921 ,  H01L29/0847 ,  H01L29/1033 ,  H01L29/1079 ,  H01L29/41733 ,  H01L29/4232 ,  H01L29/66325 ,  H01L29/66333 ,  H01L29/66477 ,  H01L29/66484 ,  H01L29/66954 ,  H01L29/7393 ,  H01L29/7397 ,  H01L29/768 ,  H01L29/78 ,  H01L31/111 ,  H01L31/1113 ,  H01L51/0512

Abstract: 본 발명은 제1 도전형을 가지는 드리프트 층; 상기 드리프트 층의 상부에 형성되며, 제2 도전형을 가지는 바디 층; 상기 드리프트 층의 하부에 형성되는, 제2 도전형의 콜랙터 층; 상기 바디 층과 드리프트 층의 일부를 관통하여 형성되는 제1 게이트; 상기 바디 층에 형성되며, 상기 제1 게이트와 이격되어 형성되는 제1 도전형을 가지는 에미터 층; 상기 바디 층 및 상기 에미터 층의 상부의 일부를 덮으며, 상기 제1 게이트의 상부에 평판형으로 형성되는 제2 게이트;를 포함하고, 상기 제1 및 제2 게이트와 상기 바디 층, 상기 에미터 층 및 상기 드리프트 층이 접하는 사이에 형성되는 석출 저지층을 포함하는 전력 반도체 소자에 관한 것이다.

公开(公告)号：KR1020140118541A

公开(公告)日：2014-10-08

申请号：KR1020130034668

申请日：2013-03-29

Applicant: 삼성전기주식회사

Inventor： 서동수 ,  박재훈 ,  엄기주 ,  장창수 ,  송인혁

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L29/7395 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66348 ,  H01L29/7397

Abstract: The present invention relates to a power semiconductor device which includes trench gates which are separated from each other with a constant distance; a current increase part which is formed between the trench gates and includes gate oxide which is formed on an emitter layer of a first conductivity type and the surface of the trench gate; and a tolerance improvement part which is formed between the trench gates and includes a body layer of a second conductivity type, a stop layer formed on the surface of the trench gate, and gate oxide which has a thinner thickness compared to the thickness of the gate oxide of the current increase part.

Abstract translation: 本发明涉及功率半导体器件，其包括以恒定距离彼此分离的沟槽栅极; 形成在沟槽栅极之间的电流增加部分，包括形成在第一导电类型的发射极层和沟槽栅极的表面上的栅极氧化物; 以及公差改善部，其形成在沟槽栅极之间，并且包括第二导电类型的主体层，形成在沟槽栅极的表面上的阻挡层和与栅极的厚度相比具有较薄厚度的栅极氧化物 电流增加部分的氧化物。

公开(公告)号：KR101376892B1

公开(公告)日：2014-03-20

申请号：KR1020120120725

申请日：2012-10-29

Applicant: 삼성전기주식회사

Inventor： 박재훈 ,  장창수 ,  송인혁 ,  엄기주 ,  서동수

IPC: H01L29/72 ,  H01L29/78

CPC classification number: H01L29/7397 ,  H01L29/66348

Abstract: The present invention relates to a semiconductor device which includes a first semiconductor region of a first conductivity type, a second semiconductor region of a second conductivity type formed on one surface of the first semiconductor region, a third semiconductor region of the first conductivity type formed on one surface of the second semiconductor region, a gate electrode formed in a trench which penetrates the second semiconductor region and the third semiconductor region and reaches the inner part of the first semiconductor region, and a hole injection part formed between the gate electrode and the first semiconductor region.

Abstract translation: 本发明涉及一种半导体器件，其包括第一导电类型的第一半导体区域，形成在第一半导体区域的一个表面上的第二导电类型的第二半导体区域，第一导电类型的第三半导体区域形成在 第二半导体区域的一个表面，形成在穿过第二半导体区域和第三半导体区域并到达第一半导体区域的内部的沟槽中的栅电极，以及形成在栅极电极和第一半导体区域之间的空穴注入部分 半导体区域。