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Patent Agency Ranking
公开(公告)号：KR1020160112778A
公开(公告)日：2016-09-28
申请号：KR1020150039057
申请日：2015-03-20
Applicant: 삼성전자주식회사
CPC classification number: H01L21/823814 , H01L21/26586 , H01L21/823821 , H01L27/0924 , H01L29/165 , H01L29/66545 , H01L29/7855 , H01L29/66287 , H01L29/7831 , H01L29/7848
Abstract: 기판상으로돌출한제1 핀액티브영역을정의하는제1 아이솔레이션영역, 상기제1 핀액티브영역상의제1 게이트패턴들, 및상기제1 게이트패턴들사이의상기제1 핀액티브영역내의제1 에피택셜영역을포함하는반도체소자가설명된다. 상기반도체소자는상기제1 에피택셜영역의측벽들의상부의폭이하부의폭 보다크도록하는제1 변곡점들을갖는다.
Abstract translation: 描述了一种半导体器件，其包括：第一隔离区域，限定在基板上突出的第一鳍片有源区域; 第一鳍活动区域上的第一栅极图案; 以及第一栅极图案中的第一鳍片有源区域内的第一外延区域。 半导体器件具有第一拐点，使第一外延区域中的侧壁的上部的深度大于下部的侧壁的深度。
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公开(公告)号：KR1020160129484A
公开(公告)日：2016-11-09
申请号：KR1020150061707
申请日：2015-04-30
Applicant: 삼성전자주식회사
CPC classification number: H01L29/7848 , H01L21/823418 , H01L21/823431 , H01L27/0886 , H01L27/0924 , H01L29/41725 , H01L29/4232 , H01L29/785
Abstract: 반도체소자를제공한다. 이반도체소자는반도체기판상에배치되는활성영역을포함한다. 상기활성영역은복수의돌출부들및 복수의리세스영역들을포함한다. 상기활성영역의상기복수의돌출부들과중첩하며서로동일한폭을갖는복수의패턴들이배치된다. 상기리세스영역들상에복수의반도체구조체들이배치된다. 상기리세스영역들은서로인접하며서로다른깊이의제1 리세스영역및 제2 리세스영역을포함한다. 상기복수의반도체구조체들은상기제1 리세스영역상에배치되는제1 반도체구조체및 상기제2 리세스영역상에배치되며상기제1 반도체구조체와다른폭을갖는제2 반도체구조체를포함한다.
Abstract translation: 半导体器件包括第一有源区上的第一图案，第二有源区上的第二图案和第三有源区上的第三图案。 第一图案与第二图案间隔第一间隔，对应于第一和第二有源区域之间的第一凹槽的宽度。 第二图案与第三图案间隔第二间隔，对应于第二和第三有效区域之间的第二凹槽的宽度。 第一，第二和第三图案包括栅极图案，并且第一和第二凹槽包括具有不同于有源区的导电类型的半导体材料。 一个凹部中的半导体材料比另一个凹部中的半导体材料更高。 第一，第二和第三图案具有相同的宽度，并且第一和第二凹部具有不同的深度。
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公开(公告)号：KR1020160122508A
公开(公告)日：2016-10-24
申请号：KR1020150052494
申请日：2015-04-14
Applicant: 삼성전자주식회사
CPC classification number: H01L27/0922 , H01L21/823425 , H01L21/823431 , H01L21/823814 , H01L21/823821 , H01L27/0207 , H01L27/0886 , H01L27/0924 , H01L29/785
Abstract: 반도체소자를제공한다. 이반도체소자는반도체기판상에배치되며제1 도전형을갖는제1 및제2 활성영역들을한정하는소자분리영역을포함한다. 상기제1 활성영역은복수의제1 핀돌출부들및 상기제1 핀돌출부들사이의제1 리세스영역을갖고, 상기제2 활성영역은복수의제2 핀돌출부들및 상기복수의제2 핀돌출부들사이의제2 리세스영역을갖는다. 상기복수의제1 핀돌출부들상에복수의제1 게이트구조체들이배치되고, 상기복수의제2 핀돌출부들상에복수의제2 게이트구조체들이배치된다. 상기제1 리세스영역상에제1 반도체층이배치되고, 상기제2 리세스영역상에제2 반도체층이배치된다. 상기복수의제1 게이트구조체들사이의이격거리는상기복수의제2 게이트구조체들사이의이격거리와동일하고, 상기제1 반도체층의바닥면과상기제1 핀돌출부들의상부면사이의높이차이는상기제2 반도체층의바닥면과상기제2 핀돌추부들의상부면사이의높이차이보다작을수 있다.
Abstract translation: 半导体器件包括第一和第二有源区。 每个有源区域包括多个翅片突出部和设置在翅片突出部之间的凹陷区域。 多个栅极结构设置在多个鳍状突起中的每一个上。 半导体层设置在每个凹陷区域中。 第一有源区域的栅极结构之间的距离与第二有源区域的栅极结构之间的距离与第一凹入区域的半导体层的底表面和每个第一有源区域的顶表面之间的高度差相同 第一有源区的鳍突起的距离小于第二有源区的凹陷区域的半导体层的底表面和第二有源区的每个鳍突起的顶表面之间的高度差。
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公开(公告)号：KR1020160137772A
公开(公告)日：2016-12-01
申请号：KR1020150071011
申请日：2015-05-21
Applicant: 삼성전자주식회사
CPC classification number: H01L21/823431 , H01L21/308 , H01L21/31053 , H01L21/31111 , H01L21/31116 , H01L21/823418 , H01L21/823437 , H01L21/823468 , H01L21/823814 , H01L21/823821 , H01L21/823828 , H01L21/823864 , H01L27/0207 , H01L27/088 , H01L27/0886 , H01L27/092 , H01L27/0924 , H01L27/1104 , H01L29/0847 , H01L29/165 , H01L29/6653 , H01L29/66545 , H01L29/66636 , H01L29/7848
Abstract: 본발명의실시예에따른반도체소자는, 제1 영역및 제2 영역을포함하는기판, 제1 영역에제1 간격으로배치된제1 게이트구조물들, 제2 영역에제2 간격으로배치된제2 게이트구조물들, 제1 게이트구조물들의측벽에배치된제1 스페이서, 제1 스페이서상에배치된절연층, 제2 게이트구조물들의측벽에배치된제2 스페이서및 제2 스페이서상에배치된제3 스페이서를포함한다. 제1 게이트구조물의측벽에서의제 1 스페이서의두께와절연층의두께의합은제2 게이트구조물의측벽에서의제2 스페이서의두께와제3 스페이서의두께의합과실질적으로동일할수 있다.
Abstract translation: 半导体器件包括具有第一区域和第二区域的衬底，第一区域中的多个第一栅极结构，第一栅极结构彼此间隔第一距离，第二栅极结构在第二区域中形成多个第二栅极结构 所述第二栅极结构彼此间隔开第二距离，所述第一栅极结构的侧壁上的第一间隔物，所述第一间隔物上的介电层，所述第二栅极结构的侧壁上的第二间隔物， 间隔物在第二间隔物上。
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公开(公告)号：KR1020160126292A
公开(公告)日：2016-11-02
申请号：KR1020150057193
申请日：2015-04-23
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/0847 , H01L21/823418 , H01L21/823431 , H01L27/0886 , H01L29/0653 , H01L29/1608 , H01L29/161 , H01L29/165 , H01L29/6653 , H01L29/66545 , H01L29/7848 , H01L29/7851
Abstract: 기판, 상기기판으로부터돌출한액티브핀, 및상기액티브핀의상면에비대칭한다이아몬드형상의소스/드레인을포함하고, 상기소스/드레인은제 1 결정성장부와상기제 1 결정성장부와일면을공유하고및 상기제 1 결정성장부의하면보다낮은레벨의하면을가지는제 2 결정성장부를포함하는반도체소자를제공한다.
Abstract translation: 半导体器件包括衬底，从衬底突出的活性鳍和设置在活性鳍的上表面上的不对称菱形源/漏。 源极/漏极包括与第一晶体生长部共享平面的第一晶体生长部分和第二晶体生长部分，并且具有设置在比第一晶体生长部分的下表面低的水平的下表面。
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