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公开(公告)号：KR102224849B1
公开(公告)日：2021-03-08
申请号：KR1020150040828A
申请日：2015-03-24
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/768
CPC classification number: H01L29/785 , H01L29/7842 , H01L21/76831 , H01L29/0649 , H01L29/0657 , H01L29/1054 , H01L29/42364 , H01L29/66795 , H01L29/7848
Abstract: 소자 분리막으로 둘러싸인 하부 핀 활성 영역 및 상기 소자 분리막의 상면으로부터 돌출한 상부 핀 활성 영역을 포함하는 핀 활성 영역, 상기 상부 핀 활성 영역의 상면 및 측면들 상의 게이트 패턴, 및 상기 게이트 패턴의 옆의 상기 핀 활성 영역 내에 형성된 소스/드레인 영역을 포함하고, 상기 게이트 패턴은 상기 소자 분리막 상으로 연장하고, 상기 소스/드레인 영역은 트렌치 및 상기 트렌치를 채우는 에피택셜 막들을 포함하고, 상기 트렌치는 바닥면 및 측벽들을 포함하고, 상기 측벽들은 제1 측벽들 및 상기 제1 측벽들과 상기 바닥면을 연결하는 제2 측벽들을 포함하고, 상기 트렌치의 바닥면은 상기 게이트 패턴 아래의 상기 소자 분리막의 상기 상면보다 낮고, 상기 트렌치의 상기 제2 측벽들은 경사진 {111} 면을 갖는 반도체 소자가 설명된다.
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公开(公告)号：KR1020160021374A
公开(公告)日：2016-02-25
申请号：KR1020140106102
申请日：2014-08-14
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/7848 , H01L21/3221 , H01L29/165 , H01L29/32 , H01L29/66545 , H01L29/66636 , H01L29/785 , H01L29/7809 , H01L29/7813
Abstract: 채널영역에인가되는스트레스가완화되지않도록하기위해적층결함을포함하는소오스/드레인을형성함으로써, 소자의성능을향상시킬수 있는반도체장치를제공하는것이다. 상기반도체장치는제1 방향으로연장되는핀형액티브패턴, 상기핀형액티브패턴상에, 상기제1 방향과다른제2 방향으로연장되는제1 게이트전극및 제2 게이트전극, 상기제1 게이트전극과상기제2 게이트전극사이에, 상기핀형액티브패턴내에형성되는트렌치, 및상기핀형액티브패턴의상면에대해경사를갖는제1 면결함(plane defect) 및제2 면결함을포함하고, 상기트렌치를채우는에피층을포함하고, 상기제1 면결함은상기제1 게이트전극에인접하고, 상기제2 면결함을상기제2 게이트전극에인접하고, 상기트렌치의바닥면을기준으로제1 높이에서, 상기제1 면결함과상기제2 면결함사이의거리는제1 거리이고, 상기트렌치의바닥면을기준으로상기제1 높이보다높은제2 높이에서, 상기제1 면결함과상기제2 면결함사이의거리는상기제1 거리보다큰 제2 거리이다.
Abstract translation: 提供一种半导体器件，其能够通过形成包括层叠缺陷的源极和漏极来提高器件的性能，使得施加到沟道区的应力不被释放。 半导体器件包括：沿第一方向延伸的引脚型有源图案; 第一栅极电极和第二栅电极，其沿着与针型有源图案上的第一方向不同的第二方向延伸; 形成在所述第一栅电极和所述第二栅电极之间的所述pin型有源图案内的沟槽; 并且包括相对于针式有源图案的上表面具有斜率的第一平面缺陷和第二平面缺陷，以及填充沟槽的外延层，其中第一平面缺陷与第一栅极相邻 。 第二板缺陷与第二栅电极相邻。 在相对于沟槽的底表面的第一高度处，第一平面缺陷和第二板缺陷之间的距离是第一距离，并且在相对于沟槽的底表面高于第一高度的第二高度处 第一平面缺陷与第二平面缺陷之间的距离大于第一距离的第二距离。
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公开(公告)号：KR1020150065483A
公开(公告)日：2015-06-15
申请号：KR1020130150856
申请日：2013-12-05
Applicant: 삼성전자주식회사
IPC: H01L29/786 , H01L21/336
CPC classification number: H01L27/0886 , H01L29/0653 , H01L29/161 , H01L29/66545 , H01L29/785 , H01L29/42312
Abstract: 기판상에형성된게이트패턴; 및상기게이트패턴의측면상에형성된제1 스페이서를포함하고, 상기제1 스페이서는측면들이수직으로정렬하는제1 상부스페이서및 제1 하부스페이서를포함하고, 및상기제1 상부스페이서는상기제1 하부스페이서보다높은유전율을갖는반도체소자가설명된다.
Abstract translation: 订购的是半导体器件。 它包括形成在基板上的栅极图案; 以及形成在栅极图案的侧面上的第一间隔物。 第一间隔件包括垂直布置成横向侧的第一上间隔件和第一下间隔件。 第一上间隔物的介电常数高于第一下间隔物的介电常数。
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公开(公告)号：KR1020100088905A
公开(公告)日：2010-08-11
申请号：KR1020090008047
申请日：2009-02-02
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7848 , H01L21/26513 , H01L21/823807 , H01L21/823814 , H01L21/823871 , H01L29/165 , H01L29/66628 , H01L29/66636 , H01L29/7842
Abstract: PURPOSE: A method for manufacturing a semiconductor device including a stress generating layer is provided to prevent the deterioration of the electrical characteristic due to a contact-etching deviation by forming a barrier metal film in the recessed source-drain region of an n-type metal oxide semiconductor transistor. CONSTITUTION: A first gate(121) and a second gate(125) are formed on the first region(101) and the second region(105) of a semiconductor substrate(100). A first conductive type of first dopant region(131) is formed on both sides of the first gate in the first region. A second conductive type of second dopant region(135) is formed on both sides of the second gate in the second region. A first spacer(141) and a second spacer(145) are formed on both sidewalls of the first and the second gates. A first semiconductor layer and a second semiconductor layer are formed to contact with the first and the second dopant regions. An insulating film(180) is formed on the semiconductor substrate.
Abstract translation: 目的：提供一种制造包括应力产生层的半导体器件的方法，用于通过在n型金属的凹陷源极 - 漏极区域中形成阻挡金属膜来防止由于接触蚀刻偏差导致的电特性的劣化 氧化物半导体晶体管。 构成：在半导体衬底（100）的第一区域（101）和第二区域（105）上形成第一栅极（121）和第二栅极（125）。 第一导电类型的第一掺杂区域（131）形成在第一区域中的第一栅极的两侧。 第二导电类型的第二掺杂剂区域（135）形成在第二区域中的第二栅极的两侧上。 在第一和第二栅极的两个侧壁上形成第一间隔物（141）和第二间隔物（145）。 形成第一半导体层和第二半导体层以与第一和第二掺杂剂区域接触。 绝缘膜（180）形成在半导体衬底上。
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Patent Agency Ranking
公开(公告)号：KR100714901B1
公开(公告)日：2007-05-04
申请号：KR1020060072349
申请日：2006-07-31
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 콘택 구조체의 형성방법들을 제공한다. 이 형성방법들은 반도체 기판에 콘택홀의 상부 및 하부 직경들을 동일한 크기로 형성하는 방안을 제공해준다. 이를 위해서, 상기 반도체 기판 상에 콘택 유도막을 형성한다. 상기 콘택 유도막은 차례로 적층된 폴리실리콘 막들 및 그 막들 사이에 탄소막을 갖는다. 상기 콘택 유도막 상에 질화물 패턴들 및 그 패턴들 사이에 콘택 삽입 패턴 및 희생 버퍼 패턴을 형성한다. 상기 콘택 삽입 패턴은 질화물 패턴들 및 콘택 유도막을 컨포멀하게 덮는다. 상기 콘택 삽입 패턴을 지나서 콘택 유도막에 삽입 콘택홀를 형성한다. 상기 삽입 콘택홀은 탄소막에 요(凹) 부분을 형성시킨다. 상기 질화막 패턴들, 희생 버퍼 패턴, 콘택 삽입 패턴과 함께 탄소막 상의 폴리실리콘 막을 반도체 기판으로부터 제거시킨다. 상기 탄소막의 요 부분을 사용해서 콘택 유도막, 패드 산화막 및 반도체 기판을 차례로 식각하고 그리고 후속 공정을 통해서 반도체 기판에 최종 콘택홀을 형성한다.
반도체 기판, 콘택 구조체, 탄소막.Abstract translation: 提供了形成接触结构的方法。 这些形成方法提供了一种将半导体衬底中的接触孔的上下直径形成为相同尺寸的方法。 为此，在半导体衬底上形成接触感应膜。 接触感应膜具有依次堆叠的多晶硅膜和多晶硅膜之间的碳膜。 在接触感应膜上的图案之间形成氮化物图案和接触插入图案以及牺牲缓冲图案。 接触插入图案保形地覆盖氮化物图案和接触感应膜。 并且在触点插入图案之外的接触感应膜中形成插入的接触孔。 插入的接触孔在碳膜中形成凹入部分。 碳膜上的多晶硅膜与氮化物膜图案，牺牲缓冲图案和接触插入图案一起从半导体衬底去除。 使用碳薄膜接触感应膜的余部分，并且蚀刻该衬垫氧化膜和半导体衬底，然后通过随后的处理，以形成最终接触孔的半导体基板上。
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公开(公告)号：KR102216511B1
公开(公告)日：2021-02-18
申请号：KR1020140092504
申请日：2014-07-22
Applicant: 삼성전자주식회사
Abstract: 본발명의일 실시예는, 채널영역을포함하는활성영역이정의된반도체기판, 채널영역상의게이트전극, 채널영역과게이트전극사이에제공되는게이트절연막, 활성영역내에서채널영역에인접하게배치되고, 순차적으로적층된제1 농도의게르마늄을함유하는제1 에피택셜층, 제1 농도보다높은제2농도의게르마늄을함유하는제2 에피택셜층, 및제2 농도보다낮은제3 농도의게르마늄을함유하는제3 에피택셜층을포함하는실리콘게르마늄에피택셜층을포함하는것을특징으로하는반도체소자를제공한다.
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公开(公告)号：KR101673920B1
公开(公告)日：2016-11-09
申请号：KR1020100068207
申请日：2010-07-15
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823814 , H01L21/823864 , H01L29/7848
Abstract: 탄소도핑영역을형성한반도체장치의제조방법이개시되어있다. 기판상에게이트구조물을형성하고, 게이트구조물측벽상에희생스페이서를형성한후, 제1 이온주입공정을통해기판상부에제1 불순물을주입하여소스/드레인영역을형성한다. 사용된희생스페이서를제거한다. 게이트구조물을이온주입마스크로사용하는제2 이온주입공정을통해, 기판상부에제1 불순물및 탄소를주입하여소스/드레인확장영역및 탄소도핑영역을각각형성한다. 탄소도핑영역을형성하기이전에열처리함에따라탄소도핑영역에서의탄소비활성화를방지할수 있고, 희생스페이서의사용으로탄소도핑영역들사이의간격이좁아져채널영역에인가되는인장스트레스가증가될수 있다.
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公开(公告)号：KR1020160128539A
公开(公告)日：2016-11-08
申请号：KR1020150059917
申请日：2015-04-28
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/7848 , H01L29/0847 , H01L29/165 , H01L29/7851
Abstract: 본발명의실시예들에따른반도체소자는기판, 상기기판으로부터돌출되어제1 방향으로연장된활성패턴, 상기활성패턴을상기제1 방향과교차하는제2 방향으로가로지르며상기제1 방향으로서로이격하는제1 및제2 게이트전극들, 및상기제1 및제2 게이트전극들사이에배치되며상기활성패턴상에제공되는소스/드레인영역을포함한다. 상기소스/드레인영역은상기활성패턴의최상부면에인접하되상기활성패턴의상기최상부면보다낮은레벨에제공되는제1 부분, 및상기제1 부분과접하며상기제1 부분의아래에배치되는제2 부분을포함한다. 상기제1 부분은상기기판으로부터멀어질수록상기제1 방향으로의폭이좁아지고, 상기제2 부분은상기기판으로부터멀어질수록상기제1 방향으로의폭이넓어진다.
Abstract translation: 半导体器件包括从衬底突出并在第一方向上延伸的有源图案，在与第一方向相交的第二方向上与有源图案相交的第一和第二栅电极以及设置在第一和第二方向上的有源图案之间的源极/漏极区域 和第二栅电极。 源极/漏极区域包括与有源图案的最上表面相邻并且设置在低于有源图案的最上表面的水平面的第一部分，以及设置在第一部分下方以与第一部分接触的第二部分 第一部分。 沿着第一方向的第一部分的宽度沿离开基板的方向减小，并且沿着第一方向的第二部分的宽度在远离基板的方向上增加。
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