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公开(公告)号：KR100792213B1
公开(公告)日：2008-01-07
申请号：KR1020050073866
申请日：2005-08-11
Applicant: 삼성전자주식회사
Inventor： 강신찬
CPC classification number: G11C7/10 , G06F13/4239
Abstract: 디먹스트 타입의 메모리 컨트롤러와 먹스트 타입의 메모리를 인터페이싱하는 랩퍼 회로를 제공한다.
랩퍼 회로는 디먹스트 타입의 메모리 컨트롤러에서 쓰기 데이터와 어드레스를 입력받고, 상기 메모리 컨트롤러의 컨트롤 신호에 따라 상기 쓰기 데이터와 상기 어드레스 중 어느 하나를 출력하는 선택 회로, 및 상기 쓰기 데이터 또는 상기 어드레스를 받아 먹스트 타입의 메모리에 제공하고, 상기 메모리로부터 읽기 데이터를 받아 상기 메모리 컨트롤러에 제공하는 입출력 버퍼를 포함한다.
메모리, 먹스트, 디먹스트, 랩퍼, Wrapper-
公开(公告)号：KR100880832B1
公开(公告)日：2009-01-30
申请号：KR1020040008788
申请日：2004-02-10
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G06F11/2236
Abstract: 본 발명은 하나의 디버거로 두 개 이상의 프로세서들을 동시에 디버깅 할 수 있는 반도체 집적회로 및 반도체 집적회로 테스트 시스템에 관한 것이다. 본 발명은 서로 다른 주파수에서 동작하는 프로세서들, 어느 하나의 프로세서가 디버깅 상태에 있을 때 따른 프로세서도 디버깅 상태가 되도록 하는 트리거 회로, 그리고 하나의 JTAG 핀에 직렬로 연결된 프로세서들을 바운더리 스캔하는 JTAG 회로를 포함한다.
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公开(公告)号：KR100867640B1
公开(公告)日：2008-11-10
申请号：KR1020070011895
申请日：2007-02-06
Applicant: 삼성전자주식회사
CPC classification number: G06T1/20
Abstract: 다중 접근 경로를 가지는 이미지 프로세싱 메모리를 포함하는 시스템 온 칩이 개시된다. 시스템 온 칩은 복수개의 서브시스템, 이미지 프로세싱 로직 블록, 이미지 메모리 인터페이스 및 이미지 프로세싱 메모리 블록을 포함한다. 이미지 프로세싱 메모리 블록은 이미지 메모리 인터페이스와 같은 파워 도메인에 속하고 이미지 프로세싱 로직 블록과는 다른 파워 도메인에 속한다. 이미지 프로세싱 로직 블록이 전력 단락 상태에 있는 경우, 이미지 프로세싱 메모리 블록은 시스템의 내부 메모리로 사용될 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020080073380A
公开(公告)日：2008-08-11
申请号：KR1020070011895
申请日：2007-02-06
Applicant: 삼성전자주식회사
CPC classification number: G06T1/20
Abstract: An SoC including an image processing memory equipped with a plurality of access routes is provided to use an image processing memory block as an internal memory of a system when power supplied to an image processing logic block is cut off. A plurality of subsystems(110,120) are respectively connected to a system bus(10). An image processing logic block(130) is connected to the system bus and processes an image. An image memory interface(140) is connected to the system bus and the image processing logic block. An image processing memory block(150) is connected to the image processing logic block and is used for processing the image. The image memory interface is included in a different power domain from the image processing block and is included in the same power domain as the image processing memory block. The image memory interface assigns priority to a first route comprising the image processing logic block and the system bus corresponding to the image processing memory block between the first route and a second route comprising the system bus. The image memory interface controls the route for the image processing memory block depending on power gating of the image processing block.
Abstract translation: 提供包括配备有多个访问路线的图像处理存储器的SoC，以在断开图像处理逻辑块的电力时，使用图像处理存储器块作为系统的内部存储器。 多个子系统（110,120）分别连接到系统总线（10）。 图像处理逻辑块（130）连接到系统总线并处理图像。 图像存储器接口（140）连接到系统总线和图像处理逻辑块。 图像处理存储块（150）连接到图像处理逻辑块，并用于处理图像。 图像存储器接口包括在与图像处理块不同的功率域中，并且被包括在与图像处理存储器块相同的功率域中。 图像存储器接口为包括图像处理逻辑块的第一路由和与第一路由和包括系统总线的第二路由之间的图像处理存储块相对应的系统总线分配优先权。 图像存储器接口根据图像处理块的电源门控来控制图像处理存储器块的路由。
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公开(公告)号：KR100633773B1
公开(公告)日：2006-10-13
申请号：KR1020050059147
申请日：2005-07-01
Applicant: 삼성전자주식회사
IPC: G06F13/40
Abstract: A bus system and a bus arbitration method are provided to prevent an operation error in case that early termination is generated during a burst mode operation in an AHB(Advanced High-performance Bus) system equipped with multiple masters. A master CPU/DMA(Direct Memory Access)(310,330) generates a bus cycle controlling signal, a transfer starting signal, and a bus request signal for requesting control of an AHB(391), are activated by responding to a bus approval signal, and exchanges data through the AHB. An AHB arbiter(320) generates and provides the bus approval signal to the master CPU/DMA by responding to the bus request signal. Each transfer mode selection circuit(340,350) changes a burst mode of the master CPU/DMA into a single mode, and generates a selection signal when the bus approval signal is disabled before the burst operation of the master CPU/DMA is not terminated. A bus slave exchanges the data with the master CPU/DMA through the AHB by responding to the selection signal.
Abstract translation: 提供一种总线系统和总线仲裁方法，以防止在配备有多个主设备的AHB（高级高性能总线）系统的突发模式操作期间产生提前终止的情况下的操作错误。 通过响应总线许可信号激活主CPU / DMA（直接存储器访问）（310,330）产生总线周期控制信号，传输起始信号和用于请求控制AHB（391）的总线请求信号， 并通过AHB交换数据。 AHB仲裁器（320）通过响应总线请求信号产生并提供总线许可信号给主CPU / DMA。 每个传送模式选择电路（340,350）将主CPU / DMA的突发模式改变为单一模式，并且在主CPU / DMA的突发操作没有终止之前，当总线许可信号被禁止时产生选择信号。 总线从机通过响应选择信号通过AHB与主CPU / DMA交换数据。
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公开(公告)号：KR1020070019880A
公开(公告)日：2007-02-15
申请号：KR1020050073866
申请日：2005-08-11
Applicant: 삼성전자주식회사
Inventor： 강신찬
CPC classification number: G11C7/10 , G06F13/4239
Abstract: 디먹스트 타입의 메모리 컨트롤러와 먹스트 타입의 메모리를 인터페이싱하는 랩퍼 회로를 제공한다.
랩퍼 회로는 디먹스트 타입의 메모리 컨트롤러에서 쓰기 데이터와 어드레스를 입력받고, 상기 메모리 컨트롤러의 컨트롤 신호에 따라 상기 쓰기 데이터와 상기 어드레스 중 어느 하나를 출력하는 선택 회로, 및 상기 쓰기 데이터 또는 상기 어드레스를 받아 먹스트 타입의 메모리에 제공하고, 상기 메모리로부터 읽기 데이터를 받아 상기 메모리 컨트롤러에 제공하는 입출력 버퍼를 포함한다.
메모리, 먹스트, 디먹스트, 랩퍼, Wrapper-
公开(公告)号：KR1020050080686A
公开(公告)日：2005-08-17
申请号：KR1020040008788
申请日：2004-02-10
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G06F11/2236
Abstract: 본 발명은 하나의 디버거로 두 개 이상의 프로세서들을 동시에 디버깅 할 수 있는 반도체 집적회로 및 반도체 집적회로 테스트 시스템에 관한 것이다. 본 발명은 서로 다른 주파수에서 동작하는 프로세서들, 어느 하나의 프로세서가 디버깅 상태에 있을 때 따른 프로세서도 디버깅 상태가 되도록 하는 트리거 회로, 그리고 하나의 JTAG 핀에 직렬로 연결된 프로세서들을 바운더리 스캔하는 JTAG 회로를 포함한다.
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公开(公告)号：KR1020030045264A
公开(公告)日：2003-06-11
申请号：KR1020010075680
申请日：2001-12-01
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: G11C7/222 , G11C7/1072 , G11C11/4076
Abstract: PURPOSE: A memory controller structure capable of removing a clock skew and a memory device is provided to operate at a maximum frequency supplied by a synchronous dynamic random access memory(SDRAM) by using an interface block capable of overcoming the performance deterioration due to the skew between the clock signals. CONSTITUTION: A memory controller structure capable of removing a clock skew with a memory device includes a core logic(20) for generating a plurality of control signals and write signals supplied to the synchronous dynamic random access memory(SDRAM) device, a first interface block(30) for temporally storing the control signals and the write data from the core logic(20) in response to the first clock signal of the memory controller, a second interface block(40) for firstly latching the read data outputted from the synchronous memory device in response to the second clock signal synchronous with the first clock signal of the memory controller and for temporally storing the latched read data in response to the first clock signal and a third interface block(50) for generating the third clock signal supplied to the synchronous memory device in response to the first clock signal of the memory controller and for generating the second clock signal at the same time.
Abstract translation: 目的：提供能够消除时钟偏移的存储器控制器结构和存储器件，以通过使用能够克服由于偏斜引起的性能劣化的接口块以由同步动态随机存取存储器（SDRAM）提供的最大频率进行操作 在时钟信号之间。 构成：能够利用存储器件去除时钟偏移的存储器控制器结构包括用于产生提供给同步动态随机存取存储器（SDRAM）器件的多个控制信号和写入信号的核心逻辑（20），第一接口块 （30），用于响应于存储器控制器的第一时钟信号暂时存储控制信号和来自核心逻辑（20）的写入数据;第二接口块（40），用于首先锁存从同步存储器输出的读取数据 响应于与存储器控制器的第一时钟信号同步的第二时钟信号并且响应于第一时钟信号暂时存储锁存的读取数据;以及第三接口块（50），用于产生提供给第一时钟信号的第三时钟信号 同步存储器件响应于存储器控制器的第一时钟信号并且用于同时产生第二时钟信号。
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