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公开(公告)号：KR101699781B1
公开(公告)日：2017-01-26
申请号：KR1020100102008
申请日：2010-10-19
Applicant: 삼성전자주식회사
IPC: G06F13/16
CPC classification number: G06F13/4217 , G06F2213/0038
Abstract: 본발명에따른시스템온 칩은, 마스터장치, 상기마스터장치의요청에응답하여데이터를공급하는복수의슬레이브장치들, 그리고상기복수의슬레이브장치들로부터전달되는복수의응답데이터들을상기마스터장치가요청한순서에따라상기마스터장치에제공하는인터커넥터를포함하되, 상기인터커넥터는상기요청데이터를상기마스터장치의동작특성에따른우선순위로중재한다.
Abstract translation: 片上系统半导体器件包括被配置为发出具有事务ID的请求的第一主设备，被配置为响应于该请求而提供数据的多个从设备，以及互连器，被配置为包括从接口， 向所述主接口提供所述请求，并且基于所述第一主设备的操作特性向所述第一主设备提供响应数据。 将从多个从设备提供的多个响应数据传送到主设备的互连器的仲裁方法包括基于主设备的操作特性选择多个仲裁模式中的一个; 并以与所选仲裁模式对应的传送优先级确定的顺序传送响应数据。
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公开(公告)号：KR1020120040533A
公开(公告)日：2012-04-27
申请号：KR1020100102008
申请日：2010-10-19
Applicant: 삼성전자주식회사
IPC: G06F13/16
CPC classification number: G06F13/4217 , G06F2213/0038 , G06F13/1605 , G06F2213/36
Abstract: PURPOSE: A SoC(System on Chip) and a data mediation method thereof are provided to mediate response data provided from slave devices. CONSTITUTION: A plurality of slave devices(50,60) provides data in response to a request of a master device. An interconnector(40) includes a slave interface. The interconnector provides a plurality of response data transmitted from the slave devices to the master device according to an order requested by the master device. The interconnector mediates requested data following a priority based on the operation feature of the master device.
Abstract translation: 目的：提供SoC（片上系统）及其数据中介方法，以调解从设备提供的响应数据。 构成：响应于主设备的请求，多个从设备（50,60）提供数据。 互连器（40）包括从接口。 互连器根据主设备请求的顺序提供从从设备发送到主设备的多个响应数据。 互连器根据主设备的操作特性优先调用所请求的数据。
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公开(公告)号：KR1020120109051A
公开(公告)日：2012-10-08
申请号：KR1020110026443
申请日：2011-03-24
Applicant: 삼성전자주식회사
IPC: G06F13/362 , G06F13/40 , G06F13/42
CPC classification number: G06F13/3625 , G06F13/4022 , G06F13/4252 , G06F2213/0038
Abstract: PURPOSE: A SoC(System on Chip) and an operation method thereof for improving data traffic are provided to reduce priority of a specific master and to block a data source in case a specific master generates a data source causing excessive traffic. CONSTITUTION: A bus switch(33) transmits a first command of a first master(20-1) and a first response of a slave(40) about the first command. A first priority controller(31a) is connected between the first master and the bus switch. The first priority controller measures a first bandwidth from the first command and the first response or first latency. The first priority controller controls a first priority value of the first command according to at least one measuring result.
Abstract translation: 目的：提供一种用于改善数据业务的SoC（片上系统）及其操作方法，以减少特定主设备的优先级，并在特定主设备产生导致过多业务的数据源的情况下阻止数据源。 构成：总线开关（33）发送关于第一命令的第一主机（20-1）的第一命令和从机（40）的第一响应。 第一优先级控制器（31a）连接在第一主机和总线开关之间。 第一优先级控制器测量来自第一命令的第一带宽和第一响应或第一等待时间。 第一优先级控制器根据至少一个测量结果控制第一命令的第一优先级值。
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公开(公告)号：KR1020110061189A
公开(公告)日：2011-06-09
申请号：KR1020090117760
申请日：2009-12-01
Applicant: 삼성전자주식회사
CPC classification number: G06F13/4059
Abstract: PURPOSE: An asynchronous upsizing circuit in a data processing system is provided to reduce a circuit embodying costs by reducing the circuit area based on a sharing state of buffer. CONSTITUTION: A first and a second asynchronous packer(222,224) shares asynchronous memories(21,23,25) which buffers write channel data. The first and the second asynchronous packer comprise the first and the second asynchronous packing controller(26,27). The first asynchronous packing controller controls the channel packing about the write channel data by a master clock. The asynchronous packing controller controls the channel compression about the write channel data by the slave clock in performing a burst write.
Abstract translation: 目的：提供数据处理系统中的异步升压电路，通过减少基于缓冲器共享状态的电路面积来减少体现成本的电路。 构成：第一和第二异步封隔器（222,224）共享缓冲写通道数据的异步存储器（21,23,25）。 第一和第二异步封隔器包括第一和第二异步包装控制器（26,27）。 第一个异步打包控制器通过主时钟控制关于写通道数据的通道打包。 异步打包控制器在执行突发写入时通过从时钟控制关于写通道数据的通道压缩。
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公开(公告)号：KR102147228B1
公开(公告)日：2020-08-24
申请号：KR1020140008479
申请日：2014-01-23
Applicant: 삼성전자주식회사
IPC: G11C11/4096
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Patent Agency Ranking
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公开(公告)号：KR1020150088088A
公开(公告)日：2015-07-31
申请号：KR1020140008479
申请日：2014-01-23
Applicant: 삼성전자주식회사
IPC: G11C11/4096
CPC classification number: G11C29/023 , G11C7/1066 , G11C7/1069 , G11C7/222 , G11C29/022 , G11C29/028
Abstract: 메모리시스템에서의라이트레벨링제어가개시된다. 그러한라이트레벨링제어는타겟보드에장착되어질메모리모듈의타입별로데이터관련신호기준딜레이값들을레벨링기준테이블에등록하는단계를포함한다. 설정된타입의메모리모듈이상기타겟보드에장착되었을때, 상기메모리모듈로라이트레벨링관련신호들이전송된후, 메모리모듈내의메모리소자들로부터각기수신되는데이터관련신호들과클럭신호간의타이밍스큐가검출된다. 타이밍스큐가상기레벨링기준테이블에등록된상기데이터관련신호기준딜레이값들중 해당기준딜레이값을소정허용범위이상으로벗어날경우에, 상기해당기준딜레이값에근거하여상기해당메모리소자로전송되는데이터관련신호의딜레이가조절된다.
Abstract translation: 公开了一种用于控制存储器系统中的写入调平的方法。 用于控制写入调平的方法包括以下步骤：向待校准的参考表注册要安装在目标板上的每种类型的存储器模块的数据相关信号参考延迟值; 当所述存储器模块安装在所述目标板上时，将写平均相关信号发送到预设类型的存储器模块; 检测分别从存储器模块内的存储器元件接收的数据相关信号与时钟信号之间的定时偏差; 并且当定时偏差从注册到调平参考表的数据相关信号参考延迟值中的相应参考延迟值偏离预定可接受范围时，调整要发送到相应存储器的数据相关信号的延迟 元素基于相应的参考延迟值。
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公开(公告)号：KR1020150015215A
公开(公告)日：2015-02-10
申请号：KR1020130090989
申请日：2013-07-31
Applicant: 삼성전자주식회사
CPC classification number: G06F13/1621 , G06F13/4022 , G06F13/4059
Abstract: 본 발명의 하나의 실시형태에 따른 SOC의 구동 방법은 제1 트랜젝션을 리스트에 추가하고, 상기 제1 트랜젝션을 제1 슬롯에 할당하는 단계, 제2 트랜젝션이 리던던트한지를 판단하는 단계 및 그렇다면, 상기 제2 트랜젝션을 상기 리스트에 추가하고, 상기 제2 트랜젝션을 상기 제1 슬롯에 할당하는 단계를 포함한다. 따라서, 상기 SOC은 아웃스탠딩 캐퍼빌러티를 증가시켜 시스템 인터커넥트의 성능을 증가시킬 수 있다.
Abstract translation: 根据本发明的一个实施例的用于驱动SOC的方法包括以下步骤：将第一事务添加到列表并将第一事务分配给第一时隙; 确定第二交易是否是冗余的; 以及将所述第二事务添加到所述列表，并且如果所述第二事务是冗余的，则将所述第二事务分配给所述第一时隙。 因此，SOC通过增加突出的能力来提高系统互连的性能。
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公开(公告)号：KR101855399B1
公开(公告)日：2018-05-09
申请号：KR1020110026443
申请日：2011-03-24
Applicant: 삼성전자주식회사
IPC: G06F13/362 , G06F13/40 , G06F13/42
CPC classification number: G06F13/3625 , G06F13/4022
Abstract: SoC이개시된다. 상기 SoC은제1마스터와, 슬레이브와, 상기제1마스터의제1명령과상기제1명령에대한상기슬레이브의제1응답을전송하는버스스위치와, 상기제1마스터와상기버스스위치사이에접속되고, 상기제1명령과상기제1응답으로부터제1대역폭및 제1레이턴시중 적어도하나를측정하고적어도하나의측정결과에따라상기제1명령의제1우선값을조정하는제1우선순위제어기를포함한다.
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公开(公告)号：KR1020120046461A
公开(公告)日：2012-05-10
申请号：KR1020100108125
申请日：2010-11-02
Applicant: 삼성전자주식회사
CPC classification number: G06F13/4027
Abstract: PURPOSE: An interface device and a system including the same are provided to reduce latency and overhead of an interface device in the connection of a master device and a slave device. CONSTITUTION: A TMU(Transaction Management Unit)(210) partitions transaction into head sub-transactions from at least one master device. A buffer unit(230) stores one or more sub-transaction. A selecting circuit(240) selects the head sub-transaction and output of the buffer unit in response to a selection control signal.
Abstract translation: 目的：提供一种接口设备和包括该接口设备的系统，以减少接口设备在主设备和从设备的连接中的等待时间和开销。 构成：TMU（事务管理单元）（210）将事务从至少一个主设备分配到头部子事务中。 缓冲单元（230）存储一个或多个子事务。 选择电路（240）响应于选择控制信号选择缓冲单元的头部子交易和输出。
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