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公开(公告)号：KR1020110003182A
公开(公告)日：2011-01-11
申请号：KR1020090060821
申请日：2009-07-03
Applicant: 삼성전자주식회사
IPC: H05K3/00
CPC classification number: G01R1/0408 , G01R31/2808 , G06F17/5068 , G11C29/56 , G11C2029/5602
Abstract: PURPOSE: A method and a package test device thereof are provided to accurately detect an internal defect by accurately measuring signals which are inputted from a test device. CONSTITUTION: A package capacitance, package inductance, and a chip capacitance of a memory device are calculated(S110). A signal line capacitance and a signal line inductance per unit length are calculated(S120). The length of the signal line is determined based on the package capacitance and the signal line capacitance(S130). A ground line inductance per length unit of the ground line is calculated based on the property of a PCB(S140). The length of the ground line according to a pin is determined based on the package inductance and the ground line inductance(S150). The sum total between stitch capacitance and pad capacitance is determined based on the chip capacitance(S160).
Abstract translation: 目的：提供一种方法和封装测试装置，通过精确测量从测试装置输入的信号来精确检测内部缺陷。 规定：计算存储器件的封装电容，封装电感和芯片电容（S110）。 计算每单位长度的信号线电容和信号线电感（S120）。 根据封装电容和信号线电容确定信号线的长度（S130）。 基于PCB的属性计算接地线的长度单位的接地线电感（S140）。 根据引脚的接地线长度根据封装电感和接地线电感确定（S150）。 基于芯片电容确定针脚电容和焊盘电容之间的总和（S160）。
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公开(公告)号：KR1020100052959A
公开(公告)日：2010-05-20
申请号：KR1020080111874
申请日：2008-11-11
Applicant: 삼성전자주식회사
IPC: G01R1/073
CPC classification number: G01R31/2889 , G01R1/07378
Abstract: PURPOSE: The interface structure of a wafer inspection apparatus is provided to obtain the transmission property of a general signal line during a wafer inspection process by reducing the weight and the size of the probe card. CONSTITUTION: A performance board(300) is connected to a test head. An universal block printed circuit board(400) is directly connected with a general signal line and divides a power signal line in numbers. A probe card(100) installs a ceramic multi-layered substrate on the lower side of an interposer. Probes are arranged on the ceramic multi-layered substrate.
Abstract translation: 目的：提供晶片检查装置的接口结构，通过减小探针卡的重量和尺寸，在晶片检查过程中获得通用信号线的传输特性。 构成：性能板（300）连接到测试头。 通用块印刷电路板（400）与通用信号线直接连接，并分割数字的电源信号线。 探针卡（100）在中介层的下侧安装陶瓷多层基板。 探针布置在陶瓷多层基板上。
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公开(公告)号：KR101493871B1
公开(公告)日：2015-02-17
申请号：KR1020080111874
申请日：2008-11-11
Applicant: 삼성전자주식회사
IPC: G01R1/073
CPC classification number: G01R31/2889 , G01R1/07378
Abstract: 전기적 특성에 있어 신뢰성을 높이고, 프로브 카드의 크기 및 무게를 줄일 수 있는 웨이퍼 검사장치의 인터페이스 구조에 관해 개시한다. 이를 위해 본 발명은, 테스터의 테스트 헤드에 연결된 퍼포먼스 보드와, 상기 퍼포먼스 보드의 중앙부 하단에 마련되고, 일반 신호라인은 직접 연결하고 전원 신호라인은 다수개로 분기시켜 연결하는 유니버셜 블록 인쇄회로기판과, 상기 테스트 헤드에서 상기 퍼포먼스 보드의 중앙부를 관통하여 상기 유니버셜 블록 인쇄회로기판으로 수직방향으로 직접 솔더링되는 케이블 어셈블리와, 상기 유니버셜 블록 인쇄회로기판이 있는 퍼포먼스 보드와 탈부착이 가능하고, 최상부에 인터포저가 위치하고, 상기 인터포저 하부에 세라믹 다층기판이 위치하고, 상기 세라믹 다층기판 하부에 탑침이 정렬된 프로브 카드를 구비하는 것을 특징으로 하는 웨이퍼 검사장치의 인터페이스 구조를 제공한다.
웨이퍼 검사, 프로브 카드, 유니버셜 블록 인쇄회로기판, 인터포저.-
公开(公告)号：KR1020130093455A
公开(公告)日：2013-08-22
申请号：KR1020120066314
申请日：2012-06-20
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A memory module improves signal integrity in a high-speed operation by controlling a bus length between nodes. CONSTITUTION: A memory module (10) includes multiple buses and multiple memory chips (11_1-11_n). The memory chips are connected to a first node, a second node, and multiple third nodes of the buses. The first node, the second node, and the third nodes branch off to the first memory chip, the second memory chip, and the other memory chips based on the front end of each bus. A bus length between the first node and the second node is longer than a bus length between adjacent nodes among the third nodes.
Abstract translation: 目的：通过控制节点之间的总线长度，内存模块可提高高速操作中的信号完整性。 构成：存储器模块（10）包括多个总线和多个存储器芯片（11_1-11_n）。 存储器芯片连接到总线的第一节点，第二节点和多个第三节点。 基于每个总线的前端，第一节点，第二节点和第三节点分支到第一存储器芯片，第二存储器芯片和其他存储器芯片。 第一节点和第二节点之间的总线长度大于第三节点之间的相邻节点之间的总线长度。
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