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公开(公告)号：KR1020120016462A
公开(公告)日：2012-02-24
申请号：KR1020100078834
申请日：2010-08-16
Applicant: 삼성전자주식회사
CPC classification number: G06F13/4086 , G11C7/10 , G11C7/22
Abstract: PURPOSE: A memory device and a memory system including the same are provided to control an operation environment without additional circuit configuration of a host by including an operation environment of a memory device. CONSTITUTION: An interface unit(300) receives a clock signal, a command signal, and a data signal. The interface unit controls an input impedance based on the clock signal and the command signal. A memory unit(500) stores data based on the command signal and the data signal. A control unit of the interface unit supplies a frequency adaptive signal based on the command signal and the clock signal.
Abstract translation: 目的：提供包括其的存储器件和存储器系统，以通过包括存储器件的操作环境来控制操作环境而不需要主机的附加电路配置。 构成：接口单元（300）接收时钟信号，命令信号和数据信号。 接口单元基于时钟信号和命令信号来控制输入阻抗。 存储单元（500）根据命令信号和数据信号存储数据。 接口单元的控制单元基于命令信号和时钟信号提供频率自适应信号。
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公开(公告)号：KR100894252B1
公开(公告)日：2009-04-21
申请号：KR1020070006818
申请日：2007-01-23
Applicant: 삼성전자주식회사
IPC: G11C11/4074
CPC classification number: G11C11/4094 , G11C7/1042 , G11C11/4076
Abstract: 본 발명은 반도체 메모리 장치 및 그의 동작 제어방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 동작 제어방법은, 임의의 메모리 영역에 대한 하나의 프리액티브 커맨드에 응답하여 상기 임의의 메모리 영역에 대한 프리차아지 동작모드를 수행하고 나서 또 다른 메모리 영역에 대한 액티브 동작모드를 연달아 수행하는 연속적인 동작이 상기 프리액티브 커맨드가 인가될 때 마다 수행되도록 제어한다. 본 발명에 따르면, 전류소모의 감소, 시스템 퍼포먼스 향상, 및 시스템 로딩을 줄일 수 있다.
프리차아지, 액티브, 어드레스, 칩셋-
公开(公告)号：KR1020050065689A
公开(公告)日：2005-06-30
申请号：KR1020030095135
申请日：2003-12-23
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/56004 , G11C29/10 , G11C29/56
Abstract: 본 발명은 반도체 테스트 장치에서 테스트 패턴을 생성한 후 카스 레이턴스(CAS Latency)가 바뀌어 명령어가 유동적으로 변할 때 카스 레이턴시가 변동되는 구간에서 타이밍 클럭신호를 증가시켜 테스트 패턴을 변경시키지 않고 테스트를 할 수 있는 반도체 테스트장치에 관한 것이다.
이를 위한 본 발명의 반도체 테스트장치는, 타이밍 클럭신호(CLK)를 발생하는 클럭발생기와; 상기 클럭발생기로부터 발생된 클럭신호(CLK)를 받아 어드레스 패턴, 데이터 패턴, 컨트롤패턴 및 타이밍 제어신호(Tx)와 삽입클럭 발생제어신호를 발생하여 출력하는 패턴발생기와, 상기 패턴발생기로부터 발생된 어드레스 패턴, 데이터 패턴, 컨트롤패턴 및 삽입클럭 발생 제어신호의 채널을 할당하여 출력하는 패턴 데이터 선택기와, 상기 클럭발생기로부터 발생한 타이밍 클럭신호(CLK)에 동기시켜 패턴 데이터 선택기로부터 할당 출력된 패턴데이터를 기초로 테스트를 위한 실제의 데이터와 레이턴시를 증가시키기 위한 타이밍신호를 생성하는 신호발생부와, 버퍼구동신호를 발생하는 버퍼 드라이버와, 상기 버퍼 드라이버로부터 출력된 버퍼 구동신호에 의해 상기 신호발생부로부터 생성된 테스트를 위한 실제 데이터 및 레이턴시를 증가시키기 위� �� 타이밍신호를 버퍼링하여 출력하는 버퍼부와, 상기 버퍼부로부터 출력되는 타이밍클럭신호(CLK)와 레이턴시를 증가시키기 위한 타이밍 신호를 받아 레이턴시가 증가된 타이밍 클럭신호(CLK1)를 생성하여 출력하는 클럭삽입부를 포함한다.
또한 반도체장치를 테스트하기 위한 테스트 패턴의 레이턴시가 변화될 때 테스트 패턴에 대한 별도로 프로그램을 개발하지 않고 카스 레이턴시가 증가되는 부분에서 타이밍 클럭신호만을 더 발생하도록 하여 프로그램과 검증을 위한 버던을 줄일 수 있는 효과가 있다.-
公开(公告)号：KR1020020009977A
公开(公告)日：2002-02-02
申请号：KR1020000043685
申请日：2000-07-28
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: PURPOSE: A faulty repair control circuit in a semiconductor memory device is provided to be capable of repairing faulty cells detected before an EDS(Electrical Die Sorting) test as well as repairing faulty cells detected during the EDS test. CONSTITUTION: The control circuit comprises a faulty repair main controller(100), a faulty repair sub controller(110) and row/column redundancy controllers(120-160,165-180). The row redundancy controllers(120-160) repair faulty cells present in one row segment. The column redundancy controllers(165-180) repair faulty cells present in one column segment. The faulty repair main controller(100) is connected in parallel to a plurality of row and column redundancy controllers assigned to a plurality of row and column segments.
Abstract translation: 目的：提供半导体存储器件中的故障修复控制电路，以能够修复在EDS（电气模具分类）测试之前检测到的故障单元以及修复EDS测试期间检测到的故障单元。 构成：控制电路包括故障维修主控制器（100），故障修理子控制器（110）和行/列冗余控制器（120-160,165-180）。 行冗余控制器（120-160）修复存在于一个行段中的故障单元。 列冗余控制器（165-180）修复存在于一个列段中的故障单元。 故障维修主控制器（100）与分配给多个行和列段的多个行和列冗余控制器并联连接。
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公开(公告)号：KR1020120003675A
公开(公告)日：2012-01-11
申请号：KR1020100064407
申请日：2010-07-05
Applicant: 삼성전자주식회사
CPC classification number: G11C29/46
Abstract: PURPOSE: A test mode control circuit in semiconductor memory device and a test mode entering method thereof are provided to prevent the entrance of a test mode even if noise or user fault exists in normal usage. CONSTITUTION: In a test mode control circuit in semiconductor memory device and a test mode entering method thereof, a latch unit(120) latches a test command. A real entrance signal detection unit(130) detects the supply of a real entrance signal which secure whether a test command is normal or not. An entrance determination unit(140) generates an entrance determination signal. The entrance determination signal indicates the entrance of a test mode correspond to the test command. A mode control signal generator(150) generates a test mode control signal when the entrance determination signal is activated.
Abstract translation: 目的：提供半导体存储器件中的测试模式控制电路和测试模式输入方法，以防止即使在正常使用中存在噪声或用户故障时测试模式的进入。 构成：在半导体存储装置的测试模式控制电路及其测试模式的输入方法中，锁存单元（120）锁存测试命令。 实际入口信号检测单元（130）检测确保测试命令是否正常的实际入口信号的供应。 入口确定单元（140）产生入口确定信号。 入口确定信号表示与测试命令对应的测试模式的入口。 当入口确定信号被激活时，模式控制信号发生器（150）产生测试模式控制信号。
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Patent Agency Ranking
公开(公告)号：KR1020090012499A
公开(公告)日：2009-02-04
申请号：KR1020070076383
申请日：2007-07-30
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/28 , G11C29/40 , G11C2029/4002 , G11C29/1201 , G11C29/36
Abstract: A semiconductor memory device having a mount test circuit and a mount test method are provided to reduce a test time by performing a test in a mounting state of a semiconductor memory. A mount test circuit includes at least two memory blocks(112,114), a comparison unit(120), and an output selection unit(130). The two memory blocks are selected from memory blocks. The comparison unit compares test data with each other, determines the identity of the test data, and outputs a pass signal or a fail signal as a flag signal. The output selection unit composes a data output path by altering the memory block as the output target whenever the comparison unit outputs the fail signal.
Abstract translation: 提供具有安装测试电路和安装测试方法的半导体存储器件，以通过在半导体存储器的安装状态下进行测试来减少测试时间。 安装测试电路包括至少两个存储块（112,114），比较单元（120）和输出选择单元（130）。 从存储器块中选择两个存储器块。 比较单元将测试数据彼此进行比较，确定测试数据的身份，并将通过信号或失败信号作为标志信号输出。 只要比较单元输出故障信号，输出选择单元通过改变存储块作为输出目标来构成数据输出路径。
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公开(公告)号：KR100752639B1
公开(公告)日：2007-08-29
申请号：KR1020040069095
申请日：2004-08-31
Applicant: 삼성전자주식회사
IPC: G11C11/401 , G11C11/406 , G11C11/402
CPC classification number: G11C7/1042 , G11C11/406 , G11C11/40618
Abstract: 본 발명은 외부 리프레쉬 핀과 외부 리프레쉬 뱅크 어드레스 핀을 갖는 메모리 장치 및 그 리프레쉬 방법에 대하여 기술된다. 본 발명의 메모리 장치는 다수개의 뱅크들과 외부로부터 리프레쉬 신호가 인가되는 리프레쉬 핀, 그리고 외부로부터 리프레쉬 뱅크 어드레스 신호가 인가되는 리프레쉬 뱅크 어드레스 핀들을 구비한다. 메모리 장치는 리프레쉬 신호 및 리프레쉬 뱅크 어드레스 신호에 응답하여 뱅크들 중 리프레쉬 할 뱅크를 선택하여 해당 뱅크만을 리프레쉬한다. 그리고, 메모리 장치는 외부로부터 인가되는 각종 커맨드 신호들로부터 발생되는 독출 명령, 기입 명령 또는 프리차아지 명령들에 응답하여 리프레쉬되는 뱅크 이외의 나머지 뱅크들이 독출 동작, 기입 동작 또는 프리차아지 동작을 수행한다. 또한, 메모리 장치는 외부로부터 인가되는 각종 커맨드 신호들로부터 발생되는 리프레쉬 명령에 응답하여 뱅크들 모두를 순차적으로 리프레쉬시킨다.
리프레쉬 동작, 외부 리프레쉬 핀, 외부 리프레쉬 뱅크 어드레스 핀, 리프레쉬 오버헤드-
公开(公告)号：KR1020050015721A
公开(公告)日：2005-02-21
申请号：KR1020030054662
申请日：2003-08-07
Applicant: 삼성전자주식회사
Inventor： 김병술
IPC: G11C29/00
CPC classification number: G11C29/812 , G11C29/787
Abstract: PURPOSE: A redundancy circuit of a semiconductor memory device is provided to reduce the chip size by reducing the number of fuses through embodying the redundancy circuit using one fuse corresponding to each non-decoded external address. CONSTITUTION: A redundancy circuit of a semiconductor memory device comprises input address buffers for storing input address bits; fuse boxes(AF20-AF80) for storing repair address bits; a comparison part(100) for comparing repair address bits stored in the fuse box with the address bits stored in the input address buffer; a redundancy enable determining part(200) for finding the redundancy enable state according to the comparison result from the comparison part. Wherein, the input address buffer and the address bits stored in the fuse box is non-decoded external address bits, and the fuse boxes determines whether storing logic high value or storing logic low value by using the cutting state of the fuse.
Abstract translation: 目的：提供半导体存储器件的冗余电路，通过使用与每个未解码的外部地址相对应的一个熔丝来实现冗余电路来减少熔丝数来减小芯片尺寸。 构成：半导体存储器件的冗余电路包括用于存储输入地址位的输入地址缓冲器; 用于存储修复地址位的保险丝盒（AF20-AF80）; 用于将存储在所述保险丝盒中的修复地址位与存储在所述输入地址缓冲器中的地址位进行比较的比较部分（100） 冗余使能判定部（200），根据比较部的比较结果求出冗余使能状态。 其中，输入地址缓冲器和存储在保险丝盒中的地址位是非解码的外部地址位，并且熔丝盒通过使用熔丝的切割状态来确定存储逻辑高值还是存储逻辑低电平值。
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公开(公告)号：KR101744756B1
公开(公告)日：2017-06-09
申请号：KR1020100053989
申请日：2010-06-08
Applicant: 삼성전자주식회사
IPC: H01L23/00 , H01L23/498 , G11C5/02
CPC classification number: G11C5/02 , H01L23/49816 , H01L23/49838 , H01L2924/0002 , H01L2924/00
Abstract: 본발명개념은반도체패키지, 상기반도체패키지를포함하는반도체메모리모듈, 및상기반도체메모리모듈을포함하는시스템에관한것으로서, 더욱구체적으로는표면에복수의메인단자들이실질적으로일정한간격으로배치되고상기복수의메인단자들은테스트신호가입력될수 있는복수의입출력단자들로구성되는제 1 세트의단자들; 및상기테스트신호이외의신호가입출력될수 있는복수의입출력단자들로구성되는제 2 세트의단자들을포함하는반도체패키지, 상기반도체패키지를포함하는반도체메모리모듈, 및상기반도체메모리모듈을포함하는시스템에관한것이다.
Abstract translation: 本发明构思涉及一种包括半导体存储器模块的系统，并且所述半导体存储器模块，其包括一个半导体封装，半导体封装，并且更具体地euroneun多个在所述多个的规则间隔大体上设置在表面上的主端子的 主要端子包括：第一组端子，包括可以输入测试信号的多个输入/输出端子; 以及包括该半导体存储器模块的系统，并且包括的半导体封装的半导体存储模块中，半导体封装包括由多个输入和输出端子的所述第二组的端子，其可以是输出信号向上以外的测试信号， 它涉及。
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公开(公告)号：KR1020170057668A
公开(公告)日：2017-05-25
申请号：KR1020150161048
申请日：2015-11-17
Applicant: 삼성전자주식회사
CPC classification number: H04W52/0229 , H04W52/0235 , Y02D70/1262 , Y02D70/142 , Y02D70/144 , Y02D70/162 , Y02D70/164 , Y02D70/166 , Y02D70/21 , Y02D70/26
Abstract: 전자시스템및 전자장치가개시된다. 본개시의실시예에따른전자장치는, 상기전자장치에내장되는내장배터리; 상기전자장치에착탈식으로결합되는외장배터리; 상기내장배터리로부터제공되는제1 전원에기초하여동작하는메모리; 및상기외장배터리로부터제공되는제2 전원에기초하여동작하는복수의기능모듈을포함한다.
Abstract translation: 公开了一种电子系统和电子设备。 根据本公开的实施例的电子设备包括：嵌入在电子设备中的嵌入式电池; 可拆卸地连接到电子设备的外部电池; 基于从嵌入式电池提供的第一电源操作的存储器; 以及基于从外部电池提供的第二电源而操作的多个功能模块。
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