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公开(公告)号：KR100688479B1
公开(公告)日：2007-03-08
申请号：KR1020000048327
申请日：2000-08-21
Applicant: 삼성전자주식회사
IPC: H01L21/205
Abstract: 본 발명의 균일한 클리닝 가스 공급을 위한 플라즈마 화학 기상 증착 챔버는, 일정한 내부 공간을 한정하는 챔버 내벽과, 챔버에 RF 파워를 인가하는 RF 코일과, 챔버의 내부 공간 내에 화학 기상 증착을 위한 반응 가스와 플라즈마 형성 가스를 공급하는 가스 주입 수단, 및 챔버 내부에 부착된 물질막을 제거하기 위한 클리닝 가스를 공급하되, 이 클리닝 가스가 챔버 내부에 균일하게 공급되도록 챔버 내벽을 따라 원형으로 형성된 클리닝 공급 수단을 포함한다.
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公开(公告)号：KR100341483B1
公开(公告)日：2002-06-21
申请号：KR1019990054706
申请日：1999-12-03
Applicant: 삼성전자주식회사
IPC: H01L21/316
CPC classification number: H01L21/76837 , H01L21/31116 , H01L21/31612 , H01L21/76801 , H01L21/76897
Abstract: 고밀도플라즈마산화막에의한갭 매립방법이개시되어있다. 기판상에형성된패턴들사이의갭을산화막으로매립하는반도체장치의제조방법에있어서, 갭을포함한기판의상부에제1 고밀도플라즈마산화막층을증착하는제1 단계; 불소(F) 이온을이용하여제1 고밀도플라즈마산화막층을소정두께만큼식각하는제2 단계; 그리고결과물의상부에제2 고밀도플라즈마산화막층을증착하는제3 단계에의해갭을매립하는것을특징으로한다. 불소이온에의해제1 고밀도플라즈마산화막층을식각하여갭의어스펙트비를감소시킨후 제2 고밀도플라즈마산화막층을증착함으로써, 보이드가없는갭 매립을구현할수 있다.
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公开(公告)号：KR1020000067425A
公开(公告)日：2000-11-15
申请号：KR1019990015226
申请日：1999-04-28
Applicant: 삼성전자주식회사
IPC: H01L27/06
Abstract: PURPOSE: A cell pad is provided to keep from generating a popping or bubble defect in a semiconductor memory cell. CONSTITUTION: A cell pad is made by forming an interlevel insulating film on a substrate with a transistor, forming a masking layer on the interlevel insulating film, etching the interlevel insulating film to form an opening, carrying out NH.sub.3 plasma treatment on the upper portion of the substrate provided with the opening to nitrify the nitride film formed on the masking film, and form a cell pad by filling out the opening with a conductive material. The cell pad is prevented from reaction between a PE-SiN film and a polysilicon film by a NH.sub.3 plasma treatment before deposition of the polysilicon film.
Abstract translation: 目的：提供电池垫以防止在半导体存储器单元中产生爆裂或气泡缺陷。 构成：通过在晶体管的基板上形成层间绝缘膜，在层间绝缘膜上形成掩模层，蚀刻层间绝缘膜形成开口，进行NH 3等离子体处理 衬底的上部设置有开口以硝化形成在掩模膜上的氮化物膜，并且通过用导电材料填充开口形成电池垫。 在沉积多晶硅膜之前，通过NH 3等离子体处理来防止电池垫在PE-SiN膜和多晶硅膜之间发生反应。
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公开(公告)号：KR200127212Y1
公开(公告)日：1998-10-15
申请号：KR2019930016638
申请日：1993-08-26
Applicant: 삼성전자주식회사
Inventor： 김선래
Abstract: 본 고안은 기록재생 디스크 플레이어에 있어서 메모리 어드레스 디코딩회로에 관한 것으로, 특히 에러 데이타(Error Data)에 대한 어드레스를 디코딩하기 위한 메모리 어드레스 디코딩회로에 관한 것이다.
이를 위하여 어드레스발생부와 어드레스차를 구하기 위한 감산기와 버퍼와 제산연산을 하는 쉬프터를 포함한다.
따라서 감산기 한 개만 사용하고서도 에러정보에 대한 기록 어드레스와 독출어드레스를 손쉽게 생성할 수 있는 효과가 있다.-
公开(公告)号：KR1019970077484A
公开(公告)日：1997-12-12
申请号：KR1019960015582
申请日：1996-05-11
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 반도체장치의 소자분리막 형성방법이 개시되어 있다. 본 발명은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 제1절연막 패턴 및 제2절연막 패턴을 형성하는 단계와, 상기 제2절연막 패턴을 식각 마스크로 하여 상기 노출된 반도체기판을 식각함으로써 일정깊이를 갖는 트렌치 영역을 형성하는 단계와, 상기 결과물 전면에 표면굴곡을 갖는 제3절연막을 형성하는 단계와, 상기 제3절연막 표면을 아르곤 스퍼터 식각하여 표면의 경사도를 완화시키는 단계와, 상기 결과물 전면에 제4 및 제5절연막을 차례로 형성하는 단계와, 상기 제5절연막을 소정의 온도에서 응축시키는 단계와, 상기 제2절연막 패턴이 노출될 때까지 상기 응축된 제5절연막, 상기 제4절연막, 상기 제3절연막을 CMP공정으로 평탄화시키어 상기 트렌치 영역을 채우는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반 도체장치의 소자분리막 형성방법을 제공한다. 본 발명에 의하면, 제3절연막을 아르곤 스퍼터 식각하여 표면 굴곡을 완화시키고 그 위에 제4 및 제5절연막을 형성한 후 CMP 공정으로 평탄화시킴으로써 보이드 및 다공질 영역이 존재하지 않는 소자분리막을 형성할 수 있다. 따라서, 반도체장치의 소자분리 특성을 크게 향상시킬 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019960032645A
公开(公告)日：1996-09-17
申请号：KR1019950003643
申请日：1995-02-24
Applicant: 삼성전자주식회사
IPC: H01L21/334
Abstract: 게이트전극측벽에 형성되는 험퍼(hump)를 제거하거나 형성을 억제하여 게이트전극과 매몰접촉층간의 유전적 성질의 저하를 막을 수 있는 반도체장치의 트랜지스터 제조방법을 개시한다. 본 발명의 트랜지스터 제조방법은 반도체기판상에 필드 산화막을 형성하는 단계, 상기 반도체기판상에 게이트 산화막을 형성하는 단계와 상기 게이트 산화막상에 도핑된 다결정실리콘 및 텅스텐 실리사이드를 형성하는 단계, PE-CVD와 HTO를 전용(제1 및 제2실시예) 또는 혼용(제3실시예)하여 산화막을 증착하는 단계와 상기 산화막, 텅스텐 실리사이드 및 도핑된 다결정실리콘을 순차적으로 식각하여 폴리사이드 게이트전극을 형성하는 단계, 상기 게이트전극 형성단계에서 발생하는 게이트전극 측벽의 험퍼를 제거하는 단계(제2실시예), 반도체 기판상에 소오스 및 드레인 영역을 형성하는 단계, 상기 게이트전극의 측벽에 스페이서를 형성하는 단계 및 상기 드레인영역상에 패드 폴리실리콘을 형성하는 단계를 포함한다, 본 발명에 의하면, 상기 게이트 극 측벽의 험퍼(hump)는 텅스텐실리사이드의 물리적인 상태변화를 고려한 산화막의 선택과 SC-1용액을 이용하여 억제 및 제거할 수 있다. 따라서 게이트전극과 매몰접촉층간의 누설전류를 감소시키는 잇점이 있다.
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公开(公告)号：KR100510464B1
公开(公告)日：2005-10-24
申请号：KR1019980015532
申请日：1998-04-30
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: 고밀도 플라즈마 산화막 증착방법을 제공한다. 본 발명은 금속 패턴이 형성된 웨이퍼를 반응 챔버에 로딩한 후, 상기 금속 패턴이 형성된 웨이퍼를 포함하는 상기 반응 챔버를 제2 온도로 가열한 후 고밀도 플라즈마 산화막의 일부 두께를 증착한다. 상기 반응 챔버를 상기 제2 온도보다 낮은 제1 온도로 냉각한 후, 상기 제1 온도에서 상기 고밀도 플라즈마 산화막의 나머지 두께를 증착한다. 상기 반응 챔버에서 상기 고밀도 플라즈마 산화막이 형성된 웨이퍼를 언로딩한다. 상기 제1 온도는 250∼350℃이며, 상기 제2 온도는 350∼450℃이다. 이와 같이 고밀도 플라즈마 산화막을 증착하게 되면, 금속 패턴의 응력을 줄여 웨이퍼의 휨 현상을 개선할 수 있다.
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公开(公告)号：KR1020000008122A
公开(公告)日：2000-02-07
申请号：KR1019980027804
申请日：1998-07-10
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A forming method of a via contact is provided to prevent an interlayer insulating film from being overetched along a lower metal wire side. CONSTITUTION: The method comprises the steps of forming a metal wire on a semiconductor substrate in which an insulating layer is formed; sequentially forming a first interlayer insulating film and a second interlayer insulating film on the above resultant using a deposition process and a sputtering etching process, wherein characteristics of the first and the second interlayer insulating films are different each other; forming a third interlayer insulating film on the above resultant and planarly etching a surface thereof; and sequentially etching the third, the second, and the first interlayer insulating films to form a via contact hole exposing the metal wire.
Abstract translation: 目的：提供通孔接触的形成方法，以防止层间绝缘膜沿着下金属线侧被过蚀刻。 构成：该方法包括在形成有绝缘层的半导体衬底上形成金属线的步骤; 使用沉积工艺和溅射蚀刻工艺在上述结果上顺序地形成第一层间绝缘膜和第二层间绝缘膜，其中第一和第二层间绝缘膜的特性彼此不同; 在上述结果上形成第三层间绝缘膜，并对其表面进行平面蚀刻; 并依次蚀刻第三，第二和第一层间绝缘膜，以形成暴露金属线的通孔接触孔。
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公开(公告)号：KR1019980078342A
公开(公告)日：1998-11-16
申请号：KR1019970015865
申请日：1997-04-28
Applicant: 삼성전자주식회사
Inventor： 김선래
IPC: H01L21/314
Abstract: 본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 웨이퍼의 휨 현상을 개선하고, 절연 능력을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성방법에 관한 것이다. 0
3 - TEOS USG 막은 금속 배선이 형성되어 있는 반도체 기판 상에 증착한 후 어닐링한다. 어닐링된 O
3 - TEOS USG막을 O
2 플라즈마 처리한 후, 연속적으로 플라즈마 타입의 산화막을 증착한다. 화학 물리적 폴리슁을 행하여 평탄한 층간절연막을 형성한다.-
公开(公告)号：KR100141166B1
公开(公告)日：1998-07-15
申请号：KR1019950002251
申请日：1995-02-08
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 폴리사이드 게이트를 사용하는 반도체장치의 제조방법이 개시되어 있다. 반도체기판 상에 게이트산화막, 폴리실리콘막, 및 실리사이드막을 차례로 형성한 후, 사진식각 공정으로 실리사이드막 및 폴리실리콘막을 패터닝하여 폴리사이드 게이트를 형성한다. 폴리사이드 게이트가 형성된 결과물 상에 절연막을 형성한 후 산화공정을 실시하여 실리사이드막 상에 산화막을 재성장시킨다. 절연막을 이방성 식각하여 폴리사이드 게이트의 측벽에 스페이서를 형성한다. 폴리사이드 게이트의 우수한 열적 안정성을 확보할 수 있다.
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