公开(公告)号：KR1019990025528A

公开(公告)日：1999-04-06

申请号：KR1019970047193

申请日：1997-09-12

Applicant: 삼성전자주식회사

Inventor： 박종왕 ,  이수근 ,  박선후

IPC: H01L21/76

Abstract: 본 발명은 반도체장치의 소자분리 방법에 관해 개시하고 있다.
본 발명은 반도체기판에 트랜치형 소자분리막을 형성하는 과정에서, 상기 반도체기판의 트랜치가 형성되지 않는 뒷면에 형성되는 물질막 예컨데, 질화막을 제거하는 시점과 관련된다. 즉, 상기 트랜치에 소자분리 절연막을 채운 뒤 그 전면을 평탄화하기 전에 상기 반도체 기판의 뒷면에 형성된 질화막을 제거한다. 이때, 반도체기판의 앞면에 형성된 질화막은 질화막에 대해 식각선택비가 높은 물질막으로 덮혀 있어 왯 케미컬에 의한 손상으로부터 방지될 수 있다. 따라서 상기 질화막은 비 정형 결함으로부터 보호될 수 있다. 또한, 상기 반도체기판의 뒷면에 형성된 질화막의 제거시점을 상기와 같이 함으로써 반도체장치의 제조공정을 줄일 수 있다.

公开(公告)号：KR1019980015754A

公开(公告)日：1998-05-25

申请号：KR1019960035192

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 박종왕

IPC: H01L27/108

Abstract: 본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 커패시터의 상부전극에서 BPSG로의 아웃 디퓨젼(out diffusion)을 방지하고 공정을 단축시킬 수 있는 반도체 장치 제조 방법에 관한 것이다.
커패시터 형성이 이루어진 후 상부전극에서 BPSG로의 아웃 디퓨젼이 일어나서 저항이 낮아지는 문제를 방지하기 위하여, 캐핑 층(capping layer)으로 O3-TEOS를 사용한다. 상기 상부전극에서 BPSG로의 아웃 디퓨젼을 방지하기 위하여 사용하는 캐핑 층인 O3-TEOS USG와 층간절연(ILD)용 BPSG 증착을 하나의 장비에서 연속적으로 증착공정을 진행하여 공정을 단축하는 효과를 가져올 수 있다.
따라서, 본 발명에 의하면 캡핑 층으로 O3-TEOS를 사용함으로서 상부전극에서 BPSG로의 아웃 디퓨젼을 막으며, 캡핑 층인 O3-TEOS USG와 층간절연(ILD)용 BPSG 증착을 하나의 장비에서 연속적으로 증착공정을 진행함으로써 공정을 단축시킬 수 있다.

公开(公告)号：KR1020040048491A

公开(公告)日：2004-06-10

申请号：KR1020020076244

申请日：2002-12-03

Applicant: 삼성전자주식회사

Inventor： 박종왕 ,  김준관 ,  송재원 ,  류경민

IPC: H01L21/3105

Abstract: PURPOSE: A planarization method of an inter layer dielectric of a semiconductor device is provided to be capable of simplifying a planarization process by using a spin coating method and reducing heat budgets as a reflow process is carried out. CONSTITUTION: A cell region is formed in a semiconductor substrate for forming a semiconductor memory. A storage poly and plate poly are formed in the cell region. A peripheral circuit is formed in a peripheral region in the semiconductor substrate. An inter layer dielectric(20) is deposited on the entire surface of the resultant structure. A spin coating oxide layer(22) is formed on the resultant structure. A dry etching process is carried out at the resultant structure for partially removing the inter layer dielectric in the cell region and the spin coating oxide layer in the peripheral region.

Abstract translation: 目的：提供半导体器件的层间电介质的平面化方法，以便能够通过使用旋涂法简化平坦化处理，并且在进行回流处理时可以减少热量预算。 构成：在用于形成半导体存储器的半导体衬底中形成单元区域。 在电池区域中形成存储的聚和多晶硅。 外围电路形成在半导体衬底的周边区域中。 在所得结构的整个表面上沉积层间电介质（20）。 在所得结构上形成旋涂氧化物层（22）。 在所得结构中进行干蚀刻处理，以部分去除晶胞区域中的层间电介质和周边区域中的旋涂氧化物层。

公开(公告)号：KR1019990081521A

公开(公告)日：1999-11-15

申请号：KR1019980015532

申请日：1998-04-30

Applicant: 삼성전자주식회사

Inventor： 박종왕 ,  김선래 ,  이수근 ,  오혁상

IPC: H01L21/31

Abstract: 본 발명의 고밀도 플라즈마 산화막 증착방법은 금속 패턴이 형성된 웨이퍼를 공정온도인 제1 온도보다 높은 제2 온도로 가열한 후, 다시 공정온도인 제1 온도로 냉각한 후 상기 금속 패턴이 형성된 웨이퍼 상에 고밀도 플라즈마 산화막을 증착하는 단계를 포함한다. 제1온도는 250∼350℃이며, 상기 제2 온도는 350∼450℃이다. 본 발명은 금속 패턴이 형성된 웨이퍼를 공정온도보다 높은 제2 온도의 고온으로 가열한 후, 공정온도인 제1 온도로 냉각한 후 고밀도 플라즈마 산화막을 증착함으로써 금속 패턴의 응력을 줄여 웨이퍼의 휨 현상을 개선할 수 있다.

公开(公告)号：KR1019980026843A

公开(公告)日：1998-07-15

申请号：KR1019960045409

申请日：1996-10-11

Applicant: 삼성전자주식회사

Inventor： 박종왕

IPC: H01L21/316

Abstract: 본 발명은 액체 소스(Liquid Source)를 사용하여 BPSG막을 형성한 후 리플로우할 때 석출이 발생하는 것을 방지하기 위한 반도체 소자의 제조 방법이 기재되어 있다.
이는, 액체 소스(Liquid Source)를 사용하여 반도체 기판 상에 BPSG막을 형성하는 단계; 상기 BPSG막 상에 산화막을 형성하는 단계; 및 상기 산화막/BPSG막이 형성된 반도체 기판을 열처리하여 상기 BPSG막을 리플로우(Reflow)하는 단계로 이루어진다.
그 결과, 상기 BPSG막 증착시 대기와 접촉하지 않아 화합물이 발생하지 않으므로 리플로우 공정시 단차가 큰 부분에서 석출이 발생하는 것을 방지할 수 있다.

公开(公告)号：KR1019970052771A

公开(公告)日：1997-07-29

申请号：KR1019950059365

申请日：1995-12-27

Applicant: 삼성전자주식회사

Inventor： 김주완 ,  이기훈 ,  박종왕

IPC: H01L21/3065

Abstract: NH
3 플라즈마 가스의 처리조건에 있어서, RF파워는 200~400W, 압력은 0.7~1.3Torr, 갭은 300~450mil, 플라즈마 가스량은 200~400SCCM으로 실시하고, NH
3 가스와 NH
3 가스가 혼합된 가스의 처리조건에 있어서, RF파워는 200~350W, 압력은 1.3~3.5Torr, 갭은 300~450mil, 플라즈마 가스량은 1000~2500SCCM으로 실시하면, 플라즈마를 이용한 반도체 제조공정에서 미립자를 형성하던 원인을 효과적으로 제거하여 반도체의 품질을 높이고, 반도체 제조공정의 안정화를 기할 수 있게 된다.

公开(公告)号：KR100510464B1

公开(公告)日：2005-10-24

申请号：KR1019980015532

申请日：1998-04-30

Applicant: 삼성전자주식회사

Inventor： 박종왕 ,  김선래 ,  이수근 ,  오혁상

IPC: H01L21/31

Abstract: 고밀도 플라즈마 산화막 증착방법을 제공한다. 본 발명은 금속 패턴이 형성된 웨이퍼를 반응 챔버에 로딩한 후, 상기 금속 패턴이 형성된 웨이퍼를 포함하는 상기 반응 챔버를 제2 온도로 가열한 후 고밀도 플라즈마 산화막의 일부 두께를 증착한다. 상기 반응 챔버를 상기 제2 온도보다 낮은 제1 온도로 냉각한 후, 상기 제1 온도에서 상기 고밀도 플라즈마 산화막의 나머지 두께를 증착한다. 상기 반응 챔버에서 상기 고밀도 플라즈마 산화막이 형성된 웨이퍼를 언로딩한다. 상기 제1 온도는 250∼350℃이며, 상기 제2 온도는 350∼450℃이다. 이와 같이 고밀도 플라즈마 산화막을 증착하게 되면, 금속 패턴의 응력을 줄여 웨이퍼의 휨 현상을 개선할 수 있다.

公开(公告)号：KR1020030010324A

公开(公告)日：2003-02-05

申请号：KR1020010045224

申请日：2001-07-26

Applicant: 삼성전자주식회사

Inventor： 정우찬 ,  정영교 ,  박종왕

IPC: H01L21/027

Abstract: PURPOSE: A method for fabricating a semiconductor device including an oxygen plasma pretreatment is provided to form a pattern having a correct critical value by forming a photoresist pattern of a desired vertical profile. CONSTITUTION: A semiconductor substrate(300) including a patterning target layer(310) is loaded into a semiconductor fabrication apparatus using high density plasma. An oxygen gas as a reaction gas is implanted into the semiconductor fabrication apparatus. Oxygen plasma is formed by applying only source power instead of bias power. An oxygen plasma process for the patterning target layer(310) of the semiconductor substrate(300) is performed. A photoresist pattern is formed on the semiconductor substrate(300). The patterning target layer(310) is patterned by using the photoresist pattern. The photoresist pattern is removed.

Abstract translation: 目的：提供一种用于制造包括氧等离子体预处理的半导体器件的方法，以通过形成所需垂直剖面的光致抗蚀剂图案来形成具有正确临界值的图案。 构成：使用高密度等离子体将包括图形化目标层（310）的半导体衬底（300）加载到半导体制造装置中。 将作为反应气体的氧气注入到半导体制造装置中。 通过仅施加源电力而不是偏置功率来形成氧等离子体。 执行用于半导体衬底（300）的图案化目标层（310）的氧等离子体处理。 在半导体衬底（300）上形成光刻胶图案。 通过使用光致抗蚀剂图案来图案化目标层（310）被图案化。 去除光致抗蚀剂图案。

公开(公告)号：KR1019980076333A

公开(公告)日：1998-11-16

申请号：KR1019970013013

申请日：1997-04-09

Applicant: 삼성전자주식회사

Inventor： 박종왕

IPC: H01L21/31

Abstract: 본 발명은 반도체 장치의 층간절연막 형성방법에 관한 것으로, 반도체 기판상에 층간절연막을 포함하여 다층 금속 배선이 형성되어 있고, 상기 층간절연막 형성 공정은 반도체 기판상에 상기 다층 금속 배선간의 절연을 위해 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막상에 대기와의 접촉을 차단시키는 소정 두께의 제 2 절연막을 형성하는 공정을 포함하고, 상기 제 2 절연막은 소정의 가스를 사용하는 플라즈마 공정을 통해 형성된다. 이와 같은 방법에 의해서, 시간이 지남에 따라 층간절연막의 스트레스 특성이 변화되는 것을 방지할 수 있고 따라서, 다층 금속 배선 형성시 반도체 기판이 손상되는 것을 방지할 수 있다.

公开(公告)号：KR1020010017468A

公开(公告)日：2001-03-05

申请号：KR1019990032985

申请日：1999-08-11

Applicant: 삼성전자주식회사

Inventor： 박종왕 ,  이장은 ,  정주혁 ,  박선후

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a contact hole of a semiconductor device is provided to improve step coverage of cobalt by forming a collimator which passes only particles having almost vertical orientation. CONSTITUTION: After an interlayer dielectric(102) is formed on the first conductive layer, a contact hole(104) for forming a contact is formed in a predetermined region of the interlayer dielectric. A conductive layer is formed by depositing conductive particles passing through a collimator on the resultant structure having the contact hole. After the conductive layer is silicidified, conductive layer silicide is eliminated except a lower portion of the contact hole so that the conductive layer silicide is left only under the contact hole.

Abstract translation: 目的：提供一种用于制造半导体器件的接触孔的方法，以通过形成只通过具有几乎垂直取向的颗粒的准直器来改善钴的台阶覆盖。 构成：在第一导电层上形成层间电介质（102）之后，在层间电介质的预定区域中形成用于形成接触的接触孔（104）。 通过在具有接触孔的所得结构上沉积通过准直器的导电颗粒来形成导电层。 在导电层被硅化之后，除了接触孔的下部之外，除去导电层硅化物，使得导电层硅化物仅留在接触孔下方。