公开(公告)号：KR100795907B1

公开(公告)日：2008-01-21

申请号：KR1020060086357

申请日：2006-09-07

Applicant: 삼성전자주식회사

Inventor： 김재황 ,  장공삼 ,  김용태

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11524 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11553 ,  H01L29/42324

Abstract: An EEPROM device and a method for forming the same are provided to increase a degree of integration and properties by defining a tunneling region of electric charges within a sidewall. An active region is defined on a semiconductor substrate(100). The active region includes a first region(106a), a second region(106b) having a surface lower than a surface of the first region, and a sidewall(107) formed in a boundary between the first and second regions in order to connect the first and second regions to each other. A floating gate(116a) is formed to cover the sidewall and the surfaces of the first and second regions adjacent to the sidewall. A floating gate insulating layer(115) is inserted between the floating gate and the active region. A blocking insulating pattern(118a) and a control gate electrode(120a) are laminated on the floating gate. The floating gate insulating layer includes a first part inserted between the sidewall and the floating gate, a second part inserted between the surface of the first region and the floating gate, and a third part inserted between the surface of the second region and the floating gate.

Abstract translation: 提供了一种EEPROM器件及其形成方法，以通过限定侧壁内的电荷的隧穿区域来增加积分度和特性。 在半导体衬底（100）上限定有源区。 有源区域包括第一区域（106a），具有低于第一区域表面的表面的第二区域（106b）和形成在第一和第二区域之间的边界中的侧壁（107），以便连接 第一和第二区域彼此。 形成浮动栅极（116a）以覆盖邻近侧壁的侧壁和第一和第二区域的表面。 浮置栅极绝缘层（115）插入在浮动栅极和有源区域之间。 隔离绝缘图案（118a）和控制栅电极（120a）层压在浮动栅极上。 浮置栅极绝缘层包括插入在侧壁和浮动栅极之间的第一部分，插入在第一区域的表面和浮动栅极之间的第二部分和插入在第二区域的表面和浮动栅极之间的第三部分 。

公开(公告)号：KR100706791B1

公开(公告)日：2007-04-12

申请号：KR1020050069564

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 양승진 ,  한정욱 ,  고광욱 ,  김재황 ,  김주리 ,  박성철

IPC: H01L27/115

CPC classification number: H01L29/42328 ,  G11C16/0425 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7883

Abstract: 비휘발성 메모리 장치 및 그 형성 방법 그리고 동작 방법을 제공한다. 이 장치에서 하나의 기억 트랜지스터가, 부유 게이트와 제어 게이트가 스택을 이루는 상태에서, 상기 부유 게이트의 양측벽을 덮는 측벽 선택 게이트들을 구비하는 것을 특징으로 한다. 상기 측벽 선택 게이트들은 스페이서 형태를 갖는다. 상기 측벽 선택 게이트들이 상기 부유 게이트의 측벽에서 스페이서 형태를 가지므로 셀 집적도를 향상시킬 수 있다. 또한 상기 부유 게이트의 양측벽에 측벽 선택 게이트들이 위치하므로, 비트라인과 공통 소오스 라인으로부터 인가되는 전압을 제어할 수 있어 종래와 같은 기입/소거 오류를 방지할 수 있고 이로써 문턱 전압의 산포를 개선할 수 있다.
비휘발성 메모리 장치

公开(公告)号：KR100519790B1

公开(公告)日：2005-10-10

申请号：KR1020030028704

申请日：2003-05-06

Applicant: 삼성전자주식회사

Inventor： 김재황

IPC: H01L27/115

Abstract: 스플릿 게이트형 플래쉬 메모리(split gate flash memory) 셀 및 그의 제조방법을 제시한다. 이 스플릿 게이트형 플래쉬 메모리 셀은 반도체기판에 형성되어 활성영역을 한정하는 소자분리막을 갖는다. 상기 활성영역 상부에 수직한 측벽 및 경사진 측벽을 갖는 스페이서 형태의 부유게이트가 배치된다. 적어도 상기 수직한 측벽과 중첩되고 상기 활성영역을 가로지르는 워드라인이 배치된다. 상기 수직한 측벽 및 상기 워드라인 사이에 절연막 스페이서가 개재된다. 상기 경사진 측벽에 인접한 상기 활성영역에 형성되고 상기 워드라인의 반대편에 위치하는 소오스 영역 및 상기 워드라인에 인접한 상기 활성영역에 형성되고 상기 소오스 영역의 반대편에 위치하는 드레인 영역이 배치된다. 상기 부유게이트는 상기 수직한 측벽의 하부영역으로부터 돌출되고 상기 절연막 스페이서의 하부면 및 상기 활성영역 사이에 개재된 수평 연장부를 갖는다. 상기 부유게이트를 스페이서 형태로 형성함에 따라 사진공정설비 의존성을 줄일 수 있다. 따라서 미세 패턴 부유게이트 형성이 용이하며, 이로 인해 고집적 플래쉬 메모리 소자의 구현이 가능하다.

公开(公告)号：KR1020050068730A

公开(公告)日：2005-07-05

申请号：KR1020030100497

申请日：2003-12-30

Applicant: 삼성전자주식회사

Inventor： 김재황 ,  최용석 ,  윤승범 ,  김용태 ,  박영삼

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42328

Abstract: 플래시 메모리 소자 및 그 제조 방법을 제공한다. 본 발명의 일 관점에 따르면, 반도체 기판 상에 터널 유전층, 플로팅 게이트층, 층간 유전층 및 둘 이상의 다수의 층으로 몰드층을 형성한다. 상기 층들을 순차적으로 패터닝하여 상호 간에 자기 정렬되는 몰드층 제1패턴 및 플로팅 게이트층 패턴을 순차적으로 형성한다. 몰드층 제1패턴 이루는 층들 중 일부층의 노출된 양측면을 다른 층들에 대해 선택적 측면 식각하여 측면에 홈을 이루는 몰드층 제2패턴을 형성한다. 플로팅 게이트층 패턴 인근의 반도체 기판 상에 게이트 유전층을 형성한다. 게이트 유전층 상에 몰드층 제2패턴의 양측면의 홈을 채워 홈을 채우는 폭이 플로팅 게이트층 패턴과 중첩되는 부분의 폭으로 설정되는 컨트롤 게이트를 형성한다. 몰드층 제2패턴을 선택적으로 제거하고, 컨트롤 게이트 측벽에 스페이서를 형성한다. 스페이서에 의해 노출되는 층간 유전층 부분 및 하부의 상기 플로팅 게이트층 패턴 부분을 선택적으로 식각하여 홈의 폭 및 스페이서의 폭에 의해서 폭이 설정되는 플로팅 게이트를 형성한다.

公开(公告)号：KR1020050055538A

公开(公告)日：2005-06-13

申请号：KR1020030088761

申请日：2003-12-08

Applicant: 삼성전자주식회사

Inventor： 박영삼 ,  윤승범 ,  김용태 ,  김성균 ,  최용석 ,  김재황

IPC: H01L27/115

Abstract: 플래시 메모리 셀과 그 제조 방법을 제공한다. 플래시 메모리 셀은 플래시 메모리의 프로그램 동작시 채널로부터 플로팅 게이트로의 열전자 주입이 수직방향 뿐만 아니라 수평방향으로도 일어나도록, 반도체 기판에 형성된 리세스에 자기정렬된 플로팅 게이트의 구조를 구비함으로써 프로그램 효율을 높인다. 또한 플로팅 게이트를 스페이서 형태로 이방성 식각에 의해 형성하기 때문에 미세패턴을 포토리소그래피의 제약을 받지 않고 형성할 수 있다.

公开(公告)号：KR1020080111963A

公开(公告)日：2008-12-24

申请号：KR1020070060573

申请日：2007-06-20

Applicant: 삼성전자주식회사

Inventor： 박성철 ,  한정욱 ,  김재황 ,  김주리

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C16/0458 ,  G11C8/08 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42332 ,  H01L27/10885

Abstract: A non-volatile memory device and a method of formation thereof are provided to prevent program disturbance with an isolation gate line. A non-volatile memory device comprises a semiconductor substrate and a memory cell unit. A memory cell unit is arranged on the semiconductor substrate with a matrix type of a matrix direction. The memory cell unit comprises a turner insulating layer(110), a first memory gate and second memory gates(102a,120b), an isolation gate(130), and a word line(140). The turner insulating layer is located on the surface of the semiconductor substrate. The first memory gate and the second memory gate are arranged on the turner insulating layer with being separated from each other. The isolation gate is arranged between the first memory gate and the second memory gate. The word line covers the first memory gate, the second memory gate and the isolation gate.

Abstract translation: 提供了非易失性存储器件及其形成方法，以通过隔离栅极线来防止程序干扰。 非易失性存储器件包括半导体衬底和存储单元单元。 存储单元单元以矩阵型的矩阵方向布置在半导体衬底上。 存储单元单元包括转栅绝缘层（110），第一存储栅极和第二存储栅极（102a，120b），隔离栅极（130）和字线（140）。 转栅绝缘层位于半导体衬底的表面上。 第一存储栅极和第二存储栅极被布置在彼此分离的转子绝缘层上。 隔离栅极被布置在第一存储器栅极和第二存储器栅极之间。 字线覆盖第一个存储器栅极，第二个存储器栅极和隔离栅极。

公开(公告)号：KR1020080113966A

公开(公告)日：2008-12-31

申请号：KR1020070063057

申请日：2007-06-26

Applicant: 삼성전자주식회사

Inventor： 김주리 ,  김재황 ,  박성철

IPC: H01L27/115

CPC classification number: H01L21/28282 ,  H01L21/28273 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/42344 ,  H01L29/42348 ,  H01L29/7887 ,  H01L29/7923 ,  H01L21/28141

Abstract: The nonvolatile memory and manufacturing method thereof are provided to decrease the difference of the threshold voltage shift and to improve the reliability of the nonvolatile memory. The nonvolatile memory comprises the lower part of the semiconductor substrate(200), the top semiconductor pattern(204a), the element isolation pattern,(206), the bottom charge storage layer, the gate conductive structure(224), the first top charge storage layer(217a) and the second top charge storage layer(218a), and the source / drain region(226). The top semiconductor pattern is located on the lower part of the semiconductor substrate. The element isolation pattern defines the active area in the lower part of the semiconductor substrate and top semiconductor pattern. The lower part charge storage layer is interposed between the top semiconductor pattern and lower part of the semiconductor board. The gate conductive structure crosses the top semiconductor pattern. The first top charge storage layer and the second top charge storage layer are separated from each other between the gate conductive structure and top semiconductor pattern. The source / drain region is formed in the top semiconductor pattern of the gate conductive structure.

Abstract translation: 提供非易失性存储器及其制造方法以减小阈值电压偏移的差异并提高非易失性存储器的可靠性。 非易失性存储器包括半导体衬底（200）的下部，顶部半导体图案（204a），元件隔离图案（206），底部电荷存储层，栅极导电结构（224），第一顶部充电 存储层（217a）和第二顶部电荷存储层（218a）以及源极/漏极区域（226）。 顶部半导体图案位于半导体衬底的下部。 元件隔离图案限定半导体衬底的下部的有源区域和顶部半导体图案。 下部电荷存储层介于顶部半导体图形和半导体板的下部之间。 栅极导电结构与顶部半导体图案交叉。 第一顶部电荷存储层和第二顶部电荷存储层在栅极导电结构和顶部半导体图案之间彼此分离。 源极/漏极区域形成在栅极导电结构的顶部半导体图案中。

公开(公告)号：KR1020070014709A

公开(公告)日：2007-02-01

申请号：KR1020050069564

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 양승진 ,  한정욱 ,  고광욱 ,  김재황 ,  김주리 ,  박성철

IPC: H01L27/115

CPC classification number: H01L29/42328 ,  G11C16/0425 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7883 ,  H01L21/28273

Abstract: An NVM(non-volatile memory) device is provided to avoid writing/reading error while improving integration of a cell by making one memory transistor include sidewall select gates covering both sidewalls of a floating gate while the floating gate and a control gate are stacked. A first gate insulation layer(5) is formed on a semiconductor substrate(1). A floating gate(7a) is formed on the first gate insulation layer. The upper surface and both lateral surfaces of the floating gate are covered with a second gate insulation layer. The second gate insulation layer(9) formed on one sidewall of the floating gate is covered with a first sidewall select gate(11a). The second gate insulation layer formed on the other sidewall of the floating gate is covered with a second sidewall select gate(11b). An intergate dielectric(16) is formed on the first sidewall select gate, the second gate insulation layer and the second sidewall select gate. A control gate exposes the intergate dielectric formed on the first and the second sidewall select gates, overlapping the floating gate on the intergate dielectric. A source region(23a) is formed in the semiconductor substrate that is adjacent to the first sidewall select gate and is separated from the floating gate. A drain region(23b) is formed in the semiconductor substrate that is adjacent to the second sidewall select gate and is separated from the floating gate. The first gate insulation layer under the first and the second sidewall select gates is thicker than the first gate insulation layer under the floating gate.

Abstract translation: 提供NVM（非易失性存储器）器件以避免写入/读取错误，同时通过使一个存储器晶体管包括覆盖浮置栅极的侧壁的侧壁选择栅极，同时浮置栅极和控制栅极堆叠来改善单元的集成。 在半导体衬底（1）上形成第一栅极绝缘层（5）。 在第一栅绝缘层上形成浮栅（7a）。 浮置栅极的上表面和两个侧表面被第二栅极绝缘层覆盖。 形成在浮置栅极的一个侧壁上的第二栅极绝缘层（9）被第一侧壁选择栅极（11a）覆盖。 形成在浮动栅极的另一个侧壁上的第二栅极绝缘层被第二侧壁选择栅极（11b）覆盖。 在第一侧壁选择栅极，第二栅极绝缘层和第二侧壁选择栅极上形成隔间电介质（16）。 控制栅极暴露形成在第一和第二侧壁选择栅极上的隔间电介质，与栅极间电介质上的浮置栅极重叠。 源极区域（23a）形成在与第一侧壁选择栅极相邻并与浮动栅极分离的半导体衬底中。 漏极区域（23b）形成在与第二侧壁选择栅极相邻并且与浮动栅极分离的半导体衬底中。 在第一和第二侧壁选择栅极下方的第一栅极绝缘层比浮动栅极之下的第一栅极绝缘层厚。

公开(公告)号：KR100655283B1

公开(公告)日：2006-12-11

申请号：KR1020040081861

申请日：2004-10-13

Applicant: 삼성전자주식회사

Inventor： 김재황 ,  윤승범 ,  고광욱 ,  이창훈 ,  김성호 ,  박성철 ,  김주리

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 이이피롬 장치 및 그 제조 방법을 제공한다. 이 이이피롬은 반도체기판의 소정영역에 배치되어 활성영역들을 정의하는 소자분리막, 상기 활성영역을 가로지르는 한 쌍의 제어 게이트들, 상기 제어 게이트들 사이에 배치되어 상기 활성영역을 가로지르는 한 쌍의 선택 게이트들, 상기 제어 게이트들과 상기 활성영역 사이에서 차례로 적층된 부유 게이트 및 게이트 층간절연막 패턴, 상기 부유 게이트와 상기 활성영역 사이에 개재된 메모리 트랜지스터의 게이트 절연막 및 상기 메모리 트랜지스터의 게이트 절연막보다 얇은 터널 절연막, 및 상기 선택 게이트들과 상기 활성영역 사이에 개재된 선택 트랜지스터의 게이트 절연막을 포함한다. 이때, 상기 터널 절연막은 상기 부유 게이트의 일측에 정렬되는 것을 특징으로 한다.

公开(公告)号：KR1020060032868A

公开(公告)日：2006-04-18

申请号：KR1020040081861

申请日：2004-10-13

Applicant: 삼성전자주식회사

Inventor： 김재황 ,  윤승범 ,  고광욱 ,  이창훈 ,  김성호 ,  박성철 ,  김주리

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L21/28273 ,  H01L21/823437 ,  H01L21/823468 ,  H01L27/11531

Abstract: 이이피롬 장치 및 그 제조 방법을 제공한다. 이 이이피롬은 반도체기판의 소정영역에 배치되어 활성영역들을 정의하는 소자분리막, 상기 활성영역을 가로지르는 한 쌍의 제어 게이트들, 상기 제어 게이트들 사이에 배치되어 상기 활성영역을 가로지르는 한 쌍의 선택 게이트들, 상기 제어 게이트들과 상기 활성영역 사이에서 차례로 적층된 부유 게이트 및 게이트 층간절연막 패턴, 상기 부유 게이트와 상기 활성영역 사이에 개재된 메모리 트랜지스터의 게이트 절연막 및 상기 메모리 트랜지스터의 게이트 절연막보다 얇은 터널 절연막, 및 상기 선택 게이트들과 상기 활성영역 사이에 개재된 선택 트랜지스터의 게이트 절연막을 포함한다. 이때, 상기 터널 절연막은 상기 부유 게이트의 일측에 정렬되는 것을 특징으로 한다.