公开(公告)号：KR100468675B1

公开(公告)日：2005-03-16

申请号：KR1019970035208

申请日：1997-07-25

Applicant: 삼성전자주식회사

Inventor： 김헌철 ,  전홍신

IPC: G11C29/12 ,  G11C29/00 ,  G01R31/26 ,  H01L21/66

Abstract: PURPOSE: An apparatus and a method for generating an address for an SRAM(Static Random Access Memory) BIST(Built-In Self Test) circuit are provided to reduce size of the BIST circuit by using only one up-counter. CONSTITUTION: An apparatus for generating an address for a built-in self test circuit of a memory having addresses with the square of 2, and includes an up-counter(201), an inverter(203), and a selector(205). The up-counter(201) generates a first address(ADDR1) which is sequentially increased. The inverter(203) inverts the first address to generate a sequentially decreasing second address. The selector(205) selects either one of the first and second addresses in response to a control signal and outputs the selected result as the address to be tested.

公开(公告)号：KR1019980050368A

公开(公告)日：1998-09-15

申请号：KR1019960069172

申请日：1996-12-20

Applicant: 삼성전자주식회사

Inventor： 전홍신 ,  조창현

IPC: G11C29/00

Abstract: 본 발명은 자기 테스트회로를 가진 반도체 메모리장치에 관한 것으로서, 특히 복수의 메모리블럭들, 테스트모드신호에 응답하여 상기 각 메모리블럭의 어드레스, 제어신호, 데이터를 노말/테스트로 선택하기 위한 복수의 선택수단들, 각 메모리블럭에 기입할 데이터와 비교할 데이터를 발생하는 복수의 백그라운드 발생수단들, 상기 테스트모드신호에 응답하여 각 메모리블럭으로부터 독출된 데이터와 상기 비교할 데이터를 입력하여 비교하고 비교결과를 출력하는 복수의 비교수단들, 상기 복수의 비교수단들의 각 출력들을 조합하여 테스트결과를 발생하는 조합수단, 상기 테스트모드신호에 응답하여, 상기 복수의 선택수단들에 테스트용 어드레스 및 제어신호를 제공하고, 상기 복수의 백그라운드 발생수단들에 백그라운드 번호와 출력반전 제어� �호를 제공하고, 상기 복수의 비교수단들에 비교제어신호를 제공하는 테스트제어수단을 구비하는 것을 특징으로 한다.

公开(公告)号：KR1019990011949A

公开(公告)日：1999-02-18

申请号：KR1019970035208

申请日：1997-07-25

Applicant: 삼성전자주식회사

Inventor： 김헌철 ,  전홍신

IPC: G11C29/12 ,  G11C29/00 ,  G01R31/26 ,  H01L21/66

Abstract: 칩 면적이 작은 SRAM BIST 회로의 어드레스 발생기 및 어드레스 발생방법이 개시된다. 테스트하고자 하는 메모리의 어드레스의 수가 2의 지수승개인 경우에, 상기 어드레스 발생방법에 따라 동작하는 상기 어드레스 발생기는, 순차적으로 증가하는 제1어드레스를 발생하는 업카운터와, 상기 제1어드레스를 반전시켜 순차적으로 감소하는 제2어드레스를 발생하는 반전기, 및 제어신호에 응답하여 상기 제1 및 제2어드레스중 어느 하나를 선택하여 상기 테스트하고자 하는 메모리의 어드레스로서 출력하는 선택기를 구비하는 것을 특징으로 한다. 또한 테스트하고자 하는 메모리의 어드레스의 수가 2의 지수승개가 아닌 경우에는, 상기 어드레스 발생기는, 상기 메모리의 최대어드레스 값까지 순차적으로 증가하는 제1어드레스를 발생하는 업카운터와, 상기 최대어드레스 값에서 상기 제1어드레스를 빼서 순차적으로 감소하는 제2어드레스를 발생하는 뺄셈기, 및 제어신호에 응답하여 상기 제1 및 제2어드레스중 어느 하나를 선택하여 상기 테스트하고자 하는 메모리의 어드레스로서 출력하는 선택기를 구비하는 것을 특징으로 한다.

公开(公告)号：KR1019980067322A

公开(公告)日：1998-10-15

申请号：KR1019970003291

申请日：1997-02-03

Applicant: 삼성전자주식회사

Inventor： 전홍신

IPC: G01R31/28

Abstract: 본 발명은 자기진단 테스트회로를 가진 반도체 장치에 관한 것으로서, 특히 메모리회로와, 메모리 테스트 알고리즘의 수행에 의해 메모리회로에 테스트 데이터를 기입하고 기대치를 발생하는 비스트 제어회로와, 메모리회로로부터 독출된 데이터와 비스트제어회로에서 생성된 기대치를 비교하여 에러신호를 발생하는 비교회로와, 비스트제어회로의 제어상태데이터를 입력하고 압축하여 메모리회로와 비스트제어회로의 불량을 구분하기 위한 자기진단신호를 발생하는 멀티입력사인레지스터를 구비한 것을 특징으로 한다.

公开(公告)号：KR100448903B1

公开(公告)日：2004-09-16

申请号：KR1020000004378

申请日：2000-01-28

Applicant: 삼성전자주식회사

Inventor： 박희민 ,  전홍신

IPC: G01R31/28

CPC classification number: G01R31/318586

Abstract: A semiconductor integrated circuit including a plurality of cores and/or a plurality of user defined logic (UDL) circuits, also includes a scan signal converting circuit to generate a plurality of scan signals to test the cores and/or the circuits adopting various scan styles in core-based design. The scan signal converting circuit converts scan signals corresponding one of the scan styles into various scan signals to control shift and normal operation of the embedded plural cores and/or the UDL circuits. As a result, the integrated circuit having a plurality of cores and/or the UDL circuits can be tested by the generated various scan signals from the scan signal converting circuit, under control of the scan signals corresponding to one of the scan styles. Therefore, the integrated circuit can easily perform test algorithms such as automatic test-pattern generation (ATPG) algorithm, and the like.

Abstract translation: 包括多个核心和/或多个用户定义逻辑（UDL）电路的半导体集成电路还包括扫描信号转换电路，以产生多个扫描信号以测试采用各种扫描类型的核心和/或电路 在基于核心的设计中。 扫描信号转换电路将对应于一种扫描类型的扫描信号转换为各种扫描信号，以控制嵌入的多个核和/或UDL电路的移位和正常操作。 结果，具有多个核心和/或UDL电路的集成电路可以在扫描信号转换电路所产生的各种扫描信号的控制下，在与扫描类型之一对应的扫描信号的控制下被测试。 因此，集成电路可以容易地执行诸如自动测试图生成（ATPG）算法等的测试算法。

公开(公告)号：KR100374636B1

公开(公告)日：2003-03-04

申请号：KR1020000061409

申请日：2000-10-18

Applicant: 삼성전자주식회사

Inventor： 유영두 ,  전홍신

IPC: G11C29/00

CPC classification number: G11C29/44

Abstract: A semiconductor device including a built-in redundancy analysis (BIRA) circuit for simultaneously testing and analyzing failures of a plurality of memories, and a failure analyzing method, includes a plurality of memory blocks, a plurality of built-in redundancy analysis units for outputting a group of failure repairing information signals by testing and analyzing a corresponding memory block among the plurality of memory blocks in response to common driving signals and each of independent selection signals, and a controller for generating the common driving signals and the respective independent selection signals in response to a plurality of externally applied control signals and sequentially receiving and sequentially outputting the group of failure repairing information signals generated from the respective built-in redundancy analysis units. According to the semiconductor device and the failure analyzing method, it is possible to reduce the test time and expense since a plurality of memories having different sizes can be simultaneously tested and analyzed.

Abstract translation: 一种用于同时测试和分析多个存储器的故障的包括内置冗余分析（BIRA）电路的半导体器件以及故障分析方法包括多个存储器块，多个内置冗余分析单元，用于输出 响应于公共驱动信号和每个独立选择信号，通过测试和分析所述多个存储块中的相应存储块来生成一组故障修复信息信号;以及控制器，用于生成所述公共驱动信号和所述各个独立选择信号 响应于多个外部施加的控制信号并顺序地接收并顺序地输出从各个内置冗余分析单元产生的一组故障修复信息信号。 根据半导体器件和故障分析方法，由于可以同时测试和分析具有不同尺寸的多个存储器，所以可以减少测试时间和成本。

公开(公告)号：KR1020010076939A

公开(公告)日：2001-08-17

申请号：KR1020000004378

申请日：2000-01-28

Applicant: 삼성전자주식회사

Inventor： 박희민 ,  전홍신

IPC: G01R31/28

CPC classification number: G01R31/318586

Abstract: PURPOSE: A semiconductor integrated circuit having a scan signal conversion circuit is provided to control shift and normal operations for a user defined logic and core applying various scan style in response to a scan signal to easily perform a chip test. CONSTITUTION: A first core(30) is designed by applying a multiplexed-scan scan style and the second core(50) is designed by adopting a level sensitive scan design. A user defined logic(UDL) is designed by adopting a clock-scan scan style. The cores(30,50) include an isolation ring to test the UDL(40), respectively, while the UDL(40) includes a plurality of combinational circuits in inner space. Also, the cores(30,50) and the UDL(40) include a plurality of scan cells to perform scan operation. Accordingly, the user can test the entire IC circuit in response to a scan signal inputted to the integrated circuit device.

Abstract translation: 目的：提供一种具有扫描信号转换电路的半导体集成电路，用于控制用户定义的逻辑和核心的移位和正常操作，以响应于扫描信号应用各种扫描样式以容易地进行芯片测试。 构成：通过应用多重扫描扫描样式设计第一核心（30），并且通过采用电平敏感扫描设计来设计第二核心（50）。 用户定义的逻辑（UDL）是采用时钟扫描扫描样式设计的。 核心（30,50）包括隔离环以分别测试UDL（40），而UDL（40）在内部空间中包括多个组合电路。 此外，核心（30,50）和UDL（40）包括用于执行扫描操作的多个扫描单元。 因此，用户可以响应于输入到集成电路器件的扫描信号来测试整个IC电路。

公开(公告)号：KR1020020030537A

公开(公告)日：2002-04-25

申请号：KR1020000061409

申请日：2000-10-18

Applicant: 삼성전자주식회사

Inventor： 유영두 ,  전홍신

IPC: G11C29/00

CPC classification number: G11C29/44

Abstract: PURPOSE: A semiconductor device having built-in redundancy analysis circuit is provided to save test time and a pin number by simultaneously testing and parsing defectiveness of a plurality of memory cells. CONSTITUTION: An embedded redundancy parsing part(120) tests and parses a memory block(150) in response to common drive signals(BIRAON, START) and select signals(SILENT1, SEL-SHIFT1) to then output defect repairing information signal groups(DONE_1, ERRORB_1, REPAIR_1, DIAG_1, HOLD_1, ERRADTA_1, EMPTY_1). A control part(100) generates the common drive signals(BIRAON, START) and the select signals(SILENT1, SEL-SHIFT1) in response to a plurality of control signals(BIRAON_1, CLRFER), and receives the defect repairing information signal groups(DONE_1, ERRORB_1, REPAIR_1, DIAG_1, HOLD_1, ERRADTA_1, EMPTY_1). An embedded redundancy parsing part(125) tests and parses a memory block(160) in response to the common drive signals(BIRAON, START) and select signals(SILENT2, SEL-SHIFT2) to then output defect repairing information signal groups(DONE_2, ERRORB_2, REPAIR_2, DIAG_2, HOLD_2, ERRADTA_2, EMPTY_2). The control part(100) generates the common drive signals(BIRAON, START) and the select signals(SILENT2, SEL-SHIFT2) in response to a plurality of control signals(BIRAON_2, CLRFER), and receives the defect repairing information signal groups(DONE_2, ERRORB_2, REPAIR_2, DIAG_2, HOLD_2, ERRADTA_2, EMPTY_2).

Abstract translation: 目的：提供具有内置冗余分析电路的半导体器件，通过同时测试和解析多个存储器单元的缺陷来节省测试时间和引脚数。 构成：嵌入式冗余解析部件（120）响应于公共驱动信号（BIRAON，START）和选择信号（SILENT1，SEL-SHIFT1）来测试和解析存储块（150），然后输出缺陷修复信息信号组（DONE_1 ，ERRORB_1，REPAIR_1，DIAG_1，HOLD_1，ERRADTA_1，EMPTY_1）。 响应于多个控制信号（BIRAON_1，CLRFER），控制部分（100）产生公共驱动信号（BIRAON，START）和选择信号（SILENT1，SEL-SHIFT1），并且接收缺陷修复信息信号组 DONE_1，ERRORB_1，REPAIR_1，DIAG_1，HOLD_1，ERRADTA_1，EMPTY_1）。 嵌入式冗余解析部件（125）响应于公共驱动信号（BIRAON，START）和选择信号（SILENT2，SEL-SHIFT2）来测试和解析存储块（160），然后输出缺陷修复信息信号组（DONE_2， ERRORB_2，REPAIR_2，DIAG_2，HOLD_2，ERRADTA_2，EMPTY_2）。 响应于多个控制信号（BIRAON_2，CLRFER），控制部分（100）产生公共驱动信号（BIRAON，START）和选择信号（SILENT2，SEL-SHIFT2），并且接收缺陷修复信息信号组 DONE_2，ERRORB_2，REPAIR_2，DIAG_2，HOLD_2，ERRADTA_2，EMPTY_2）。

公开(公告)号：KR100308621B1

公开(公告)日：2001-12-17

申请号：KR1019980049804

申请日：1998-11-19

Applicant: 삼성전자주식회사

Inventor： 전홍신

IPC: H01L27/105

Abstract: 개시되는 본 발명의 BIST 시스템(Built-In Self Test system)은 파라미터 레지스터 파일(parameter register file), BIST 머신(BIST machine), MISR(Multi Input Signature Register)을 포함하여 구성되어 내장 메모리를 갖는 반도체 장치에 탑재된다. 파라미터 레지스터 파일에는 프로그램 가능하여 외부로부터 테스트를 위한 각종 파라미터 정보가 입력되어 저장된다. BIST 머신은 파라미터 레지스터 파일에 저장된 파라미터 정보들에 따라 내장 반도체 메모리를 테스트한다.

公开(公告)号：KR1020000033120A

公开(公告)日：2000-06-15

申请号：KR1019980049804

申请日：1998-11-19

Applicant: 삼성전자주식회사

Inventor： 전홍신

IPC: H01L27/105

CPC classification number: G11C29/16 ,  G01R31/31901 ,  G11C11/401 ,  G11C29/50012

Abstract: PURPOSE: A programmable self test system for semiconductor memory device is provided for enabling self test for a semiconductor memory device with various timing parameters by way of a programmable self test system. CONSTITUTION: A programmable self test system for semiconductor memory device includes a parameter register file(210), a built-in self test machine(220), and a multi input signature register(230). The parameter register file includes a plurality of registers and stores parameter information for performing a test for the memory device. The built-in self test machine(220) controls write/read operations of the memory device according to parameter information stored in the parameter register file(210), and detects an error during the write/read operations of the memory device. The multi input signature register compresses a test result, and outputs it.

Abstract translation: 目的：提供一种用于半导体存储器件的可编程自检系统，用于通过可编程自检系统实现具有各种定时参数的半导体存储器件的自检。 构成：半导体存储器件的可编程自检系统包括参数寄存器文件（210），内置自检机（220）和多输入特征寄存器（230）。 参数寄存器文件包括多个寄存器并存储用于对存储器件进行测试的参数信息。 内置自检机（220）根据存储在参数寄存器文件（210）中的参数信息来控制存储器件的写/读操作，并且在存储器件的写/读操作期间检测错误。 多输入签名寄存器压缩测试结果并输出。