公开(公告)号：KR1020070109018A

公开(公告)日：2007-11-15

申请号：KR1020060041447

申请日：2006-05-09

Applicant: 삼성전자주식회사

Inventor： 신상규 ,  김현창 ,  홍원철 ,  박규술 ,  마종완

IPC: H01L21/768

CPC classification number: H01L23/544 ,  H01L21/7684 ,  H01L2223/54426 ,  H01L2223/5446

Abstract: A method for manufacturing a semiconductor device is provided to maintain a step between an alignment key pattern and an interlayer dielectric in a post process by protecting the alignment key pattern by using a protective layer. A substrate(100) including a chip area and a scribe line is prepared. A plurality of alignment key patterns(108) are formed on the scribe line of the substrate. An interlayer dielectric(110) is formed to fill a gap between the alignment key patterns. A protective layer is formed on the alignment key patterns and the interlayer dielectric. A circuit pattern(114) is formed on the chip area of the substrate. A lower pattern and a lower interlayer dielectric are formed on the chip area. The alignment key patterns are formed on the scribe line of the substrate while the lower pattern and the lower interlayer dielectric are formed on the chip area.

Abstract translation: 提供一种制造半导体器件的方法，通过使用保护层保护对准键图案，在后处理中保持对准键图案和层间电介质之间的台阶。 制备包括芯片区域和划线的衬底（100）。 多个对准键图案（108）形成在基板的划线上。 形成层间电介质（110）以填充对准键图案之间的间隙。 在对准键图案和层间电介质上形成保护层。 电路图案（114）形成在基板的芯片区域上。 在芯片区域上形成下图案和下层间电介质。 对准键图案形成在基板的划线上，而下图案和下层间电介质形成在芯片区域上。

公开(公告)号：KR1020080005766A

公开(公告)日：2008-01-15

申请号：KR1020060064526

申请日：2006-07-10

Applicant: 삼성전자주식회사

Inventor： 박규술 ,  강덕동 ,  홍원철 ,  신상규 ,  김현창 ,  마종완

IPC: H01L27/108

CPC classification number: H01L27/10855 ,  H01L27/10814 ,  H01L28/91

Abstract: A DRAM device and a manufacturing method thereof are provided to increase a capacitance of the DRAM device by enlarging a surface area of a lower electrode to be greater than that of a cylindrical lower electrode. A DRAM device includes interlayer dielectrics(17,21,31), a lower electrode contact(34a), a lower electrode(38), a dielectric film, and an upper electrode. The interlayer dielectrics are formed on a semiconductor substrate. The lower electrode contact is arranged to penetrate the interlayer dielectric to be electrically connected to the semiconductor substrate. The lower electrode contact includes a recessed region thereon. The lower electrode includes a fixed region, which is contacted with the lower electrode contact and arranged on the recessed region. The dielectric film and the upper electrode are formed on the lower electrode.

Abstract translation: 提供DRAM器件及其制造方法，通过将下电极的表面积扩大到比圆筒形下电极的表面积大，来增加DRAM器件的电容。 DRAM器件包括层间电介质（17,21,31），下电极接触（34a），下电极（38），电介质膜和上电极。 层间电介质形成在半导体衬底上。 下电极接触件布置成穿透层间电介质以电连接到半导体衬底。 下电极接触件包括其上的凹陷区域。 下电极包括固定区域，其与下电极接触件接触并且布置在凹陷区域上。 电介质膜和上电极形成在下电极上。

公开(公告)号：KR1020120051960A

公开(公告)日：2012-05-23

申请号：KR1020100113352

申请日：2010-11-15

Applicant: 삼성전자주식회사

Inventor： 김상종 ,  박재현 ,  배성훈 ,  마종완

IPC: H01L27/02 ,  H01L21/8234 ,  H01L23/00 ,  H01L23/50 ,  H01L23/60

CPC classification number: H01L23/50 ,  H01L21/823475 ,  H01L23/60 ,  H01L24/05 ,  H01L27/0292 ,  H01L2924/01019 ,  H01L2924/01021

Abstract: PURPOSE: A semiconductor device is provided to control cross-sectional area of a metal contact or a bit line contact according to a separation distance from a pad, thereby preventing damage due to static electricity. CONSTITUTION: A plurality of bit lines(BL) is formed on a substrate by being extended in a first direction. A plurality of wiring lines(ML) is formed on the substrate by being extended in a second direction. A pad is electrically connected to the plurality of wiring lines. A plurality of metal contacts electrically connects the wiring lines and the plurality of bit lines. A plurality of bit line contacts(DC1,DC2,DC3) electrically connects the plurality of bit lines and an active region.

Abstract translation: 目的：提供半导体器件，以根据与焊盘的间隔距离来控制金属触点或位线接触的横截面积，从而防止由于静电引起的损坏。 构成：通过沿第一方向延伸而在基板上形成多个位线（BL）。 通过沿第二方向延伸而在基板上形成多条布线（ML）。 焊盘电连接到多条布线。 多个金属触点将布线和多个位线电连接。 多个位线触点（DC1，DC2，DC3）电连接多个位线和有源区。

公开(公告)号：KR101819057B1

公开(公告)日：2018-01-16

申请号：KR1020100113352

申请日：2010-11-15

Applicant: 삼성전자주식회사

Inventor： 김상종 ,  박재현 ,  배성훈 ,  마종완

IPC: H01L27/02 ,  H01L21/8234 ,  H01L23/00 ,  H01L23/50 ,  H01L23/60

CPC classification number: H01L23/50 ,  H01L21/823475 ,  H01L23/60 ,  H01L24/05 ,  H01L27/0292 ,  H01L2924/01019 ,  H01L2924/01021

Abstract: 반도체소자가제공된다. 본발명의일 실시예에따른반도체소자는, 활성영역이정의된기판, 기판상에제1 방향으로연장되어형성된복수의비트라인, 기판상에제2 방향으로연장되어형성된복수의배선라인, 복수의배선라인과전기적으로연결되어외부전압을인가하는패드, 배선라인과복수의비트라인을전기적으로연결하는복수의메탈콘택및 활성영역과접하여복수의비트라인과활성영역을전기적으로연결하는복수의비트라인콘택을포함하되, 패드와각 비트라인콘택사이의거리가작을수록, 복수의비트라인콘택이활성영역과접하는면적이큰 것을포함한다.

Abstract translation: 提供了一种半导体器件。 根据本发明的一个实施例的半导体器件，所述有源区中在基板上的第一方向上延伸，限定多个形成为在所述基板的多个配线在所述第二方向上延伸的位线的衬底中形成的多个 电连接布线和多个位线的多个金属触点以及电连接多个位线和与有源区接触的有源区的多个金属触点， 位线接触包括焊盘和每个位线接触之间的较小距离，使得多个位线接触具有与有源区域接触的较大面积。

公开(公告)号：KR1020090012757A

公开(公告)日：2009-02-04

申请号：KR1020070076872

申请日：2007-07-31

Applicant: 삼성전자주식회사

Inventor： 마종완 ,  권준모 ,  박규술 ,  김현창 ,  정승욱 ,  김형준 ,  이윤경

IPC: H01L21/28

CPC classification number: H01L21/76802 ,  H01L21/31111 ,  H01L21/76825 ,  H01L27/10855

Abstract: A contact forming method of the semiconductor device is provided to expand the effective contact area between the storage node and the storage node contact on the semiconductor substrate provided regardless of the location of the source area or the drain region of transistor. A contact forming method of the semiconductor device comprises a step for forming insulating layers(124,132); a step for forming a mask(134); a step for forming an impurity region(138); a step for forming the contact hole; and a step for forming a contact. The insulating layer is formed on a substrate(100). Mask is formed on the insulating layer in order to partly expose the insulating layer. The impurity region is formed in the fixed region of the insulating layer through the mask. The contact hole is formed in the insulating layer in order to pass the impurity region.

Abstract translation: 提供了一种半导体器件的接触形成方法，用于扩展所提供的半导体衬底上的存储节点和存储节点接触之间的有效接触面积，而与晶体管的源极区域或漏极区域无关。 半导体器件的接触形成方法包括形成绝缘层（124,132）的步骤。 用于形成掩模的步骤（134）; 用于形成杂质区（138）的步骤; 形成接触孔的步骤; 以及形成接触的步骤。 绝缘层形成在基板（100）上。 掩模形成在绝缘层上，以便部分地暴露绝缘层。 通过掩模在绝缘层的固定区域中形成杂质区域。 为了通过杂质区域，在绝缘层中形成接触孔。

公开(公告)号：KR101196484B1

公开(公告)日：2012-11-01

申请号：KR1020070120185

申请日：2007-11-23

Applicant: 삼성전자주식회사

Inventor： 마종완 ,  권준모

IPC: H01L27/108 ,  H01L21/28

CPC classification number: H01L21/76844 ,  H01L21/76804 ,  H01L21/76831 ,  H01L21/76885 ,  H01L27/10817 ,  H01L27/10855 ,  H01L28/90

Abstract: 저장 구조체의 주변에 충진 패턴을 가지는 반도체 장치 및 그의 형성 방법을 제공한다. 이를 위해서, 반도체 기판 상에 하부 배선 및 상기 하부 배선을 덮는 제 1 층간절연막을 차례로 형성할 수 있다. 상기 제 1 층간절연막 상에 상부 배선 및 상기 상부 배선 상에 덮이는 제 2 층간절연막이 차례로 배치될 수 있다. 상기 제 1 및 2 층간절연막들을 지나는 플러그가 형성될 수 있다. 상기 플러그는 하부 및 상부 배선들과 절연하도록 배치될 수 있다. 상기 제 2 층간절연막에 충진 패턴이 형성될 수 있다. 상기 충진 패턴은 플러그의 주변에 배치될 수 있다. 상기 플러그와 전기적으로 접속하는 저장 구조체가 형성될 수 있다.
저장 구조체, 충진 패턴, 배선, 플러그

公开(公告)号：KR1020090053363A

公开(公告)日：2009-05-27

申请号：KR1020070120185

申请日：2007-11-23

Applicant: 삼성전자주식회사

Inventor： 마종완 ,  권준모

IPC: H01L27/108 ,  H01L21/28

CPC classification number: H01L21/76844 ,  H01L21/76804 ,  H01L21/76831 ,  H01L21/76885 ,  H01L27/10817 ,  H01L27/10855 ,  H01L28/90

Abstract: 저장 구조체의 주변에 충진 패턴을 가지는 반도체 장치 및 그의 형성 방법을 제공한다. 이를 위해서, 반도체 기판 상에 하부 배선 및 상기 하부 배선을 덮는 제 1 층간절연막을 차례로 형성할 수 있다. 상기 제 1 층간절연막 상에 상부 배선 및 상기 상부 배선 상에 덮이는 제 2 층간절연막이 차례로 배치될 수 있다. 상기 제 1 및 2 층간절연막들을 지나는 플러그가 형성될 수 있다. 상기 플러그는 하부 및 상부 배선들과 절연하도록 배치될 수 있다. 상기 제 2 층간절연막에 충진 패턴이 형성될 수 있다. 상기 충진 패턴은 플러그의 주변에 배치될 수 있다. 상기 플러그와 전기적으로 접속하는 저장 구조체가 형성될 수 있다.
저장 구조체, 충진 패턴, 배선, 플러그

公开(公告)号：KR100699915B1

公开(公告)日：2007-03-28

申请号：KR1020060022970

申请日：2006-03-13

Applicant: 삼성전자주식회사

Inventor： 김현창 ,  신상규 ,  홍원철 ,  박규술 ,  마종완

IPC: H01L27/108 ,  H01L21/8242 ,  H01L21/28

CPC classification number: H01L27/10855 ,  H01L27/10885

Abstract: A semiconductor device and a method for manufacturing the same are provided to reduce the bridge between storage node contacts by forming an etch blocking pattern of bar shape. A first interlayer dielectric having contact pads(110a,110b) is formed on a substrate(100). Bit line structures are elongated to a first direction on the first interlayer dielectric. Insulating spacers are formed both sidewalls of the bit line structures. An etch blocking pattern of bar shape is formed between the bit line structures and elongated to a second direction. A second interlayer dielectric(122) is covered on the bit line structures. Storage node contacts(142) are formed between the bit line structures having the insulating spacer to connect the contact pad, wherein the upper part is wider than the lower part, and the upper part is contacted with the etch blocking pattern to the first direction and contacted with the insulating spacer to the second direction.

Abstract translation: 提供半导体器件及其制造方法，以通过形成条形蚀刻阻挡图案来减小存储节点触点之间的桥接。 在衬底（100）上形成具有接触焊盘（110a，110b）的第一层间电介质。 位线结构在第一层间电介质上延伸到第一方向。 绝缘垫片形成在位线结构的两个侧壁上。 在位线结构之间形成条形的蚀刻阻挡图案并且延伸到第二方向。 第二层间电介质（122）被覆盖在位线结构上。 存储节点触点（142）形成在具有绝缘间隔物的位线结构之间以连接接触焊盘，其中上部比下部更宽，并且上部与蚀刻阻挡图案接触第一方向，并且 与第二方向的绝缘垫片接触。