公开(公告)号：KR1020090012757A

公开(公告)日：2009-02-04

申请号：KR1020070076872

申请日：2007-07-31

Applicant: 삼성전자주식회사

Inventor： 마종완 ,  권준모 ,  박규술 ,  김현창 ,  정승욱 ,  김형준 ,  이윤경

IPC: H01L21/28

CPC classification number: H01L21/76802 ,  H01L21/31111 ,  H01L21/76825 ,  H01L27/10855

Abstract: A contact forming method of the semiconductor device is provided to expand the effective contact area between the storage node and the storage node contact on the semiconductor substrate provided regardless of the location of the source area or the drain region of transistor. A contact forming method of the semiconductor device comprises a step for forming insulating layers(124,132); a step for forming a mask(134); a step for forming an impurity region(138); a step for forming the contact hole; and a step for forming a contact. The insulating layer is formed on a substrate(100). Mask is formed on the insulating layer in order to partly expose the insulating layer. The impurity region is formed in the fixed region of the insulating layer through the mask. The contact hole is formed in the insulating layer in order to pass the impurity region.

Abstract translation: 提供了一种半导体器件的接触形成方法，用于扩展所提供的半导体衬底上的存储节点和存储节点接触之间的有效接触面积，而与晶体管的源极区域或漏极区域无关。 半导体器件的接触形成方法包括形成绝缘层（124,132）的步骤。 用于形成掩模的步骤（134）; 用于形成杂质区（138）的步骤; 形成接触孔的步骤; 以及形成接触的步骤。 绝缘层形成在基板（100）上。 掩模形成在绝缘层上，以便部分地暴露绝缘层。 通过掩模在绝缘层的固定区域中形成杂质区域。 为了通过杂质区域，在绝缘层中形成接触孔。

公开(公告)号：KR1020070019246A

公开(公告)日：2007-02-15

申请号：KR1020050074004

申请日：2005-08-11

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  김재영 ,  허기재 ,  김현창

IPC: H01L21/82

CPC classification number: H01L23/5258

Abstract: 반도체 소자의 퓨즈 박스 및 그 형성 방법이 제공된다. 반도체 소자의 퓨즈 박스는 퓨즈 라인을 포함하는 퓨즈 영역이 정의된 반도체 기판, 상기 퓨즈 라인의 양 단부에 연결되되 상기 퓨즈 라인의 절단부의 상면을 노출시키는 제1 금속막 및 상기 제1 금속막의 상부에 형성되되 상기 퓨즈 라인의 절단부의 상면을 노출시키는 제2 금속막을 포함하되, 상기 퓨즈 라인의 단부는 상기 제1 금속막의 상면과 상기 제2 금속막의 하면의 사이에 개재된다.
퓨즈 박스, 절단 특성, 비아 형성 도전체

公开(公告)号：KR1020060004084A

公开(公告)日：2006-01-12

申请号：KR1020040053068

申请日：2004-07-08

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  김선준 ,  신상규 ,  김현창

IPC: H01L27/02

CPC classification number: H01L28/20 ,  H01C13/02 ,  H01L27/0629 ,  H01L27/0802 ,  H01L27/1203

Abstract: 공정 변화에 독립적이고 균일한 저항값을 가지는 저항 소자가 제공된다. 저항 소자는 기판 상의 절연층 상에 형성된 저항체, 및 저항체와 병렬로 연결되고, 절연층 상에 저항체와 평행하게 절연되어 형성되고, 저항체와 저항값이 상보적인 상보 저항체를 포함한다. 저항 소자를 포함하는 반도체 집적 회로 장치 및 이들의 제조 방법도 제공된다.
저항, 산포, 병렬

公开(公告)号：KR102254679B1

公开(公告)日：2021-05-21

申请号：KR1020140099100

申请日：2014-08-01

Applicant: 삼성전자주식회사

Inventor： 김영관 ,  김택현 ,  김현창 ,  박찬욱 ,  오정민

IPC: G06T1/00 ,  G06T7/00

Abstract: 이미지처리방법및 이미지처리장치가제공된다. 이미지처리방법은, GPU(Graphic Processing Unit)가렌더링한제1 이미지를상기 GPU로부터수신하고, 상기제1 이미지와, 상기 GPU가상기제1 이미지보다먼저렌더링한제2 이미지를비교하고, 상기제1 이미지와상기제2 이미지의비교결과에따라상기 GPU의렌더링빈도를제어하는것을포함한다. 이미지처리장치는, GPU(Graphic Processing Unit)가렌더링한제1 이미지를상기 GPU로부터수신하는데이터모니터; 및상기데이터모니터로부터수신한상기제1 이미지와, 상기 GPU가상기제1 이미지보다먼저렌더링한제2 이미지를비교하고, 그비교결과에따라상기 GPU의렌더링빈도를제어하는렌더링빈도컨트롤러를포함한다.

公开(公告)号：KR1020070109018A

公开(公告)日：2007-11-15

申请号：KR1020060041447

申请日：2006-05-09

Applicant: 삼성전자주식회사

Inventor： 신상규 ,  김현창 ,  홍원철 ,  박규술 ,  마종완

IPC: H01L21/768

CPC classification number: H01L23/544 ,  H01L21/7684 ,  H01L2223/54426 ,  H01L2223/5446

Abstract: A method for manufacturing a semiconductor device is provided to maintain a step between an alignment key pattern and an interlayer dielectric in a post process by protecting the alignment key pattern by using a protective layer. A substrate(100) including a chip area and a scribe line is prepared. A plurality of alignment key patterns(108) are formed on the scribe line of the substrate. An interlayer dielectric(110) is formed to fill a gap between the alignment key patterns. A protective layer is formed on the alignment key patterns and the interlayer dielectric. A circuit pattern(114) is formed on the chip area of the substrate. A lower pattern and a lower interlayer dielectric are formed on the chip area. The alignment key patterns are formed on the scribe line of the substrate while the lower pattern and the lower interlayer dielectric are formed on the chip area.

Abstract translation: 提供一种制造半导体器件的方法，通过使用保护层保护对准键图案，在后处理中保持对准键图案和层间电介质之间的台阶。 制备包括芯片区域和划线的衬底（100）。 多个对准键图案（108）形成在基板的划线上。 形成层间电介质（110）以填充对准键图案之间的间隙。 在对准键图案和层间电介质上形成保护层。 电路图案（114）形成在基板的芯片区域上。 在芯片区域上形成下图案和下层间电介质。 对准键图案形成在基板的划线上，而下图案和下层间电介质形成在芯片区域上。

公开(公告)号：KR100642758B1

公开(公告)日：2006-11-10

申请号：KR1020040053068

申请日：2004-07-08

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  김선준 ,  신상규 ,  김현창

IPC: H01L27/02

CPC classification number: H01L28/20 ,  H01C13/02 ,  H01L27/0629 ,  H01L27/0802 ,  H01L27/1203

Abstract: 공정 변화에 독립적이고 균일한 저항값을 가지는 저항 소자가 제공된다. 저항 소자는 기판 상의 절연층 상에 형성된 저항체, 및 저항체와 병렬로 연결되고, 절연층 상에 저항체와 평행하게 절연되어 형성되고, 저항체와 저항값이 상보적인 상보 저항체를 포함한다. 저항 소자를 포함하는 반도체 집적 회로 장치 및 이들의 제조 방법도 제공된다.
저항, 산포, 병렬

公开(公告)号：KR1020060029299A

公开(公告)日：2006-04-06

申请号：KR1020040078136

申请日：2004-10-01

Applicant: 삼성전자주식회사

Inventor： 신상규 ,  김현창 ,  김선준 ,  서형원 ,  한상현

IPC: H01L21/28

CPC classification number: H01L27/10885 ,  H01L21/76877 ,  H01L27/10855 ,  H01L27/10888

Abstract: 베리드 콘택 플러그와 비트라인의 쇼트를 방지할 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 셀 활성영역을 가로지르는 서로 평행한 복수개의 워드라인들을 형성하는 것을 포함한다. 상기 워드라인들을 갖는 반도체기판 상에 제1 층간절연막을 형성한다. 상기 제1 층간절연막을 관통하며 상기 셀 활성영역과 각각 접촉되는 스토리지 노드 패드들 및 비트라인 패드들을 형성한다. 상기 스토리지 노드 패드들 및 비트라인 패드들을 갖는 반도체기판 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 관통하며, 상기 스토리지 노드 패드들과 접촉하는 베리드 콘택 버퍼 패드들을 형성한다. 상기 제2 층간절연막을 패터닝하여 상기 비트라인 패드들을 노출시키는 비트라인 콘택홀들을 형성한다. 상기 제2 층간절연막 상에 상기 비트라인 콘택홀들을 통하여 상기 비트라인 패드들과 접촉되고, 상기 워드라인들의 상부를 가로지르는 복수개의 평행한 비트라인들을 형성한다.

公开(公告)号：KR100429886B1

公开(公告)日：2004-05-03

申请号：KR1020020026785

申请日：2002-05-15

Applicant: 삼성전자주식회사

Inventor： 장세명 ,  진교영 ,  오용철 ,  김현창

IPC: H01L21/8238

CPC classification number: H01L29/41783 ,  H01L21/28247 ,  H01L21/28518 ,  H01L21/823418 ,  H01L27/105 ,  H01L27/10873 ,  H01L27/10894 ,  H01L29/41775 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66628

Abstract: Integrated circuit devices are provided including an integrated circuit substrate and a gate on the integrated circuit substrate. The gate has sidewalls. A barrier layer spacer is provided on the sidewalls of the gate. A portion of the barrier layer spacer protrudes from the sidewalls of the gate exposing a lower surface of the barrier layer spacer that faces the integrated circuit substrate. A silicide layer is provided on the portion of the barrier layer spacer protruding from the sidewalls of the gate.

Abstract translation: 提供集成电路器件，包括集成电路衬底和集成电路衬底上的栅极。 门有侧壁。 在栅极的侧壁上提供阻挡层间隔物。 一部分阻挡层隔离物从栅极的侧壁突出，暴露面向集成电路衬底的阻挡层隔离物的下表面。 硅化物层设置在势垒层隔离物从栅极侧壁突出的部分上。

公开(公告)号：KR1020040015651A

公开(公告)日：2004-02-19

申请号：KR1020020047945

申请日：2002-08-13

Applicant: 삼성전자주식회사

Inventor： 장세명 ,  오용철 ,  김현창

IPC: H01L29/76

Abstract: PURPOSE: A semiconductor device having a reverse active region formed by a selective epitaxial growth and a manufacturing method thereof are provided to be capable of increasing the width of a gate and reducing leakage current. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate(100), a multi-layer having a contact region(290), deposited on semiconductor substrate, a reverse active region(300) formed in the contact region, and a gate formed on the surface of the reverse active region. At this time, the upper portion of the reverse active region is larger than the lower portion. At the time, a pair of stress portions(300-1) are formed at the upper portion of the reverse active region, so that three kinds of upper surfaces are formed at the upper portion of the reverse active region.

Abstract translation: 目的：提供具有通过选择性外延生长形成的反向有源区的半导体器件及其制造方法，以能够增加栅极的宽度并减少漏电流。 构成：半导体器件设置有半导体衬底（100），具有沉积在半导体衬底上的接触区域（290）的多层，形成在接触区域中的反向有源区（300）和形成在栅极上的栅极 反向有效区域的表面。 此时，反向有效区域的上部大于下部。 此时，在反向有效区域的上部形成有一对应力部（300-1），从而在反向有效区域的上部形成有三种上表面。

公开(公告)号：KR1020080005766A

公开(公告)日：2008-01-15

申请号：KR1020060064526

申请日：2006-07-10

Applicant: 삼성전자주식회사

Inventor： 박규술 ,  강덕동 ,  홍원철 ,  신상규 ,  김현창 ,  마종완

IPC: H01L27/108

CPC classification number: H01L27/10855 ,  H01L27/10814 ,  H01L28/91

Abstract: A DRAM device and a manufacturing method thereof are provided to increase a capacitance of the DRAM device by enlarging a surface area of a lower electrode to be greater than that of a cylindrical lower electrode. A DRAM device includes interlayer dielectrics(17,21,31), a lower electrode contact(34a), a lower electrode(38), a dielectric film, and an upper electrode. The interlayer dielectrics are formed on a semiconductor substrate. The lower electrode contact is arranged to penetrate the interlayer dielectric to be electrically connected to the semiconductor substrate. The lower electrode contact includes a recessed region thereon. The lower electrode includes a fixed region, which is contacted with the lower electrode contact and arranged on the recessed region. The dielectric film and the upper electrode are formed on the lower electrode.

Abstract translation: 提供DRAM器件及其制造方法，通过将下电极的表面积扩大到比圆筒形下电极的表面积大，来增加DRAM器件的电容。 DRAM器件包括层间电介质（17,21,31），下电极接触（34a），下电极（38），电介质膜和上电极。 层间电介质形成在半导体衬底上。 下电极接触件布置成穿透层间电介质以电连接到半导体衬底。 下电极接触件包括其上的凹陷区域。 下电极包括固定区域，其与下电极接触件接触并且布置在凹陷区域上。 电介质膜和上电极形成在下电极上。