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公开(公告)号：KR100588593B1
公开(公告)日：2006-06-14
申请号：KR1020050049441
申请日：2005-06-09
Applicant: 삼성전자주식회사
Abstract: 레지스터형 메모리 모듈 및 그 제어방법을 개시한다. 레지스터형 메모리 모듈은 외부 클록신호를 입력하여 제1, 제2 및 제3 내부 클록신호들을 발생하는 클록발생기와, 제1 내부 클록신호에 각각 동기하여 내부 커맨드 및 어드레스신호를 각각 입력하는 복수의 메모리 칩들과, 제2 내부 클록신호에 응답하여 외부 커맨드 및 어드레스 신호를 입력하고 제3내부 클록신호에 응답하여 복수의 메모리 칩들에 공급되는 내부 커맨드 및 어드레스 신호를 출력하는 레지스터를 구비한다. 여기서, 클록발생기로부터 레지스터에 전달되는 제3 내부 클록신호의 전송 지연 량은 클록발생기로부터 각 메모리 칩들에 공급되는 제1 내부 클록신호의 전송 지연 량과 레지스터로부터 각 메모리 칩들에 공급되는 상기 내부 커맨드 및 어드레스 신호의 전송 지연 량의 찻값을 가진다. 따라서, 메모리 칩에서 커맨드 및 어드레스 신호의 셋업타임과 홀드 타임을 동작 주파수에 관계없이 항상 동일하게 유지할 수 있다.
Abstract translation: 公开了一种寄存器型存储器模块及其控制方法。 通过输入外部时钟信号，所述第一，第二和第三与时钟发生器，用于产生内部时钟信号，所述第一多个存储器寄存器型存储器模块，每个输入到内部命令和地址信号同步于内部时钟信号 通过芯片，并且与内部时钟信号和输入的外部命令和地址信号，并输出响应于第三内部时钟信号提供给所述多个存储器芯片内部命令和地址信号的寄存器中的第二响应。 在此，供给到存储器芯片，其被传递给寄存器从时钟发生器从时钟发生器从一个传输延迟量和第一内部时钟信号的寄存器中的第三内部时钟信号的发送延迟量被提供给每一个存储器芯片的内部命令，并 并且地址信号的传送延迟量的延迟值。 因此，无论工作频率如何，存储芯片中的命令和地址信号的建立时间和保持时间总是可以保持相同。
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公开(公告)号：KR100481186B1
公开(公告)日：2005-04-07
申请号：KR1020030052112
申请日：2003-07-28
Applicant: 삼성전자주식회사
IPC: G06F13/16
Abstract: 모듈 기판, 모듈 기판 상에 장착되고 모듈 외부와 복수의 반도체 메모리 장치 사이에 신호 전송의 통로 기능을 하는 허브, 모듈 기판 상에 장착되고 허브와 모듈 외부 사이에 신호의 입출력 통로 기능을 하는 입출력 탭, 모듈 기판 상에 장착되고 복수의 반도체 메모리 장치와 모듈 외부 사이에 커맨드/어드레스의 입출력 통로 기능을 하는 제 1 메모리 탭 또는 패드, 및 모듈 기판 상에 장착되고 상기 복수의 반도체 메모리 장치와 모듈 외부 사이에 데이터의 입출력 통로 기능을 하는 제 2 메모리 탭 또는 패드를 구비하고, 모듈 외부에서 개별 반도체 메모리 장치를 액세스할 수 있는 허브를 갖는 메모리 모듈이 개시된다.
본 발명에 따른 허브를 갖는 메모리 모듈에 의하면, 메모리 모듈의 외부에서 메모리 모듈을 구성하는 개별 반도체 메모리 장치를 액세스할 수 있으므로 개별 반도체 메모리 장치를 테스트하는 것이 가능하다.-
公开(公告)号：KR1020050013455A
公开(公告)日：2005-02-04
申请号：KR1020030052112
申请日：2003-07-28
Applicant: 삼성전자주식회사
IPC: G06F13/16
Abstract: PURPOSE: A memory module having a hub to access an individual semiconductor memory device from the outside is provided to test the individual semiconductor memory device by accessing the individual semiconductor memory device forming the memory module from the outside. CONSTITUTION: The DRAMs(32,33) store data and output the stored data by mounting on a module substrate(34). The hub(31) functions as a path for signal transfer between the outside of the module and the DRAMs by mounting on the module substrate. An I/O(Input/Output) tap(IO TAP) functions as a signal I/O path between the hub and the outside of the module by mounting on the module substrate. The first memory tap(C/A TAP) functions a command/address I/O path between the DRAMs and the outside by mounting on the module substrate. The second memory tap(DQ TAP) functions a data I/O path between the DRAMs and the outside by mounting on the module substrate.
Abstract translation: 目的：提供一种具有从外部访问单个半导体存储器件的集线器的存储器模块，用于通过从外部访问形成存储器模块的单个半导体存储器件来测试各个半导体存储器件。 构成：DRAM（32,33）通过安装在模块基板（34）上来存储数据并输出存储的数据。 集线器（31）用作通过安装在模块基板上的模块外部和DRAM之间的信号传输路径。 I / O（输入/输出）抽头（IO TAP）通过安装在模块基板上作为集线器和模块外部之间的信号I / O路径。 第一个存储器抽头（C / A TAP）通过安装在模块基板上来操作DRAM和外部的命令/地址I / O路径。 第二存储器抽头（DQ TAP）通过安装在模块基板上来操作DRAM和外部之间的数据I / O路径。
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