公开(公告)号：KR100588593B1

公开(公告)日：2006-06-14

申请号：KR1020050049441

申请日：2005-06-09

Applicant: 삼성전자주식회사

Inventor： 안영만 ,  서승진 ,  문승희 ,  서종철 ,  이정국 ,  장순덕

IPC: G11C7/00 ,  G06F12/00

Abstract: 레지스터형 메모리 모듈 및 그 제어방법을 개시한다. 레지스터형 메모리 모듈은 외부 클록신호를 입력하여 제1, 제2 및 제3 내부 클록신호들을 발생하는 클록발생기와, 제1 내부 클록신호에 각각 동기하여 내부 커맨드 및 어드레스신호를 각각 입력하는 복수의 메모리 칩들과, 제2 내부 클록신호에 응답하여 외부 커맨드 및 어드레스 신호를 입력하고 제3내부 클록신호에 응답하여 복수의 메모리 칩들에 공급되는 내부 커맨드 및 어드레스 신호를 출력하는 레지스터를 구비한다. 여기서, 클록발생기로부터 레지스터에 전달되는 제3 내부 클록신호의 전송 지연 량은 클록발생기로부터 각 메모리 칩들에 공급되는 제1 내부 클록신호의 전송 지연 량과 레지스터로부터 각 메모리 칩들에 공급되는 상기 내부 커맨드 및 어드레스 신호의 전송 지연 량의 찻값을 가진다. 따라서, 메모리 칩에서 커맨드 및 어드레스 신호의 셋업타임과 홀드 타임을 동작 주파수에 관계없이 항상 동일하게 유지할 수 있다.

Abstract translation: 公开了一种寄存器型存储器模块及其控制方法。 通过输入外部时钟信号，所述第一，第二和第三与时钟发生器，用于产生内部时钟信号，所述第一多个存储器寄存器型存储器模块，每个输入到内部命令和地址信号同步于内部时钟信号 通过芯片，并且与内部时钟信号和输入的外部命令和地址信号，并输出响应于第三内部时钟信号提供给所述多个存储器芯片内部命令和地址信号的寄存器中的第二响应。 在此，供给到存储器芯片，其被传递给寄存器从时钟发生器从时钟发生器从一个传输延迟量和第一内部时钟信号的寄存器中的第三内部时钟信号的发送延迟量被提供给每一个存储器芯片的内部命令，并 并且地址信号的传送延迟量的延迟值。 因此，无论工作频率如何，存储芯片中的命令和地址信号的建立时间和保持时间总是可以保持相同。

公开(公告)号：KR1020110083859A

公开(公告)日：2011-07-21

申请号：KR1020100003815

申请日：2010-01-15

Applicant: 삼성전자주식회사

Inventor： 장순덕 ,  김석일 ,  서승진 ,  한유근

IPC: G11C7/10 ,  G11C8/18 ,  G06F12/00 ,  G06F11/22

CPC classification number: G11C7/1045 ,  G11C5/04 ,  G11C29/02 ,  G11C29/022

Abstract: PURPOSE: A memory module including a memory buffer and a memory system having the same are provided to reduce a test time by testing a memory module having a plurality of ranks at the same time. CONSTITUTION: In a memory module including a memory buffer and a memory system having the same, a memory buffer(130) comprises a control circuit and a mode selection circuit. The control circuit generates a mode control signal. A memory controller(110) generates a first chip select signal, a second chip choice signal, a row address strobe signal, a column address strobe signal, and a write enable signal. A parallel test mode and a mode register control mode are determined according to the logic state of the output signal from the memory buffer.

Abstract translation: 目的：提供包括存储器缓冲器和具有该存储器缓冲器的存储器系统的存储器模块，以通过同时测试具有多个等级的存储器模块来减少测试时间。 构成：在包括存储器缓冲器和具有其的存储器系统的存储器模块中，存储器缓冲器（130）包括控制电路和模式选择电路。 控制电路产生模式控制信号。 存储器控制器（110）产生第一芯片选择信号，第二芯片选择信号，行地址选通信号，列地址选通信号和写使能信号。 根据来自存储器缓冲器的输出信号的逻辑状态来确定并行测试模式和模式寄存器控制模式。