公开(公告)号：KR101656443B1

公开(公告)日：2016-09-22

申请号：KR1020090112810

申请日：2009-11-20

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  홍석훈 ,  현상진 ,  나훈주 ,  이혜란 ,  홍형석

IPC: H01L29/78 ,  H01L21/8238

CPC classification number: H01L21/823842 ,  H01L27/092 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/7833

Abstract: 씨모스소자는엔모스영역및 피모스영역을갖는반도체기판과, 상기엔모스영역에형성되고, 제1 고유전체층, 금속산화질화층을포함하는제1 배리어금속게이트, 및제1 금속게이트가적층된엔모스금속게이트스택구조물과, 상기피모스영역에형성되고, 제2 고유전체층, 금속산화질화층포함하는제2 배리어금속게이트, 제2 금속게이트, 및금속산화질화층을포함하는제3 금속게이트가적층된피모스금속게이트스택구조물을구비한다. 상기제1 배리어금속게이트, 제2 배리어금속게이트및 제3 금속게이트를구성하는금속산화질화층은금속카바이드산화질화층, 금속실리사이드산화질화층또는금속알루미늄산화질화층을포함한다.

公开(公告)号：KR1020160056693A

公开(公告)日：2016-05-20

申请号：KR1020140157335

申请日：2014-11-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  구자흠 ,  김명철 ,  이진욱 ,  한성기

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1104 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/823871 ,  H01L21/823878 ,  H01L23/528 ,  H01L27/0207 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/785 ,  H01L29/7831

Abstract: 집적회로소자는기판상에복수의활성영역과교차하는방향으로일 직선상에서연장되고상호이격되어있는제1 게이트라인및 제2 게이트라인과, 제1 게이트절연막및 제2 게이트절연막과, 제1 게이트라인과제2 게이트라인과의사이에개재되고제1 단축방향측벽및 제2 단축방향측벽에각각접하는게이트간절연영역을포함한다. 집적회로소자를제조하기위하여, 복수의활성영역중 더미게이트라인의양 측에서노출되는부분에한 쌍의소스/드레인영역을형성한후, 더미게이트라인을제거하여게이트홀을형성한다. 게이트홀 내에게이트절연막및 게이트층을형성한후, 게이트층중 일부를제거하여복수의게이트라인으로분리한다.

Abstract translation: 集成电路装置包括：第一栅极线和第二栅极线，其在与衬底上的多个有源区域交叉的方向上直线地延伸并彼此间隔开; 第一栅极绝缘层和第二栅极绝缘层; 以及插入在第一栅极线和第二栅极线之间并与第一短轴侧壁和第二短轴侧壁接触的栅极间绝缘区域。 为了制造集成电路器件，在有源区的部分中形成一对源极/漏极区，该区域暴露于虚拟栅极线的两侧，并且去除虚拟栅极线以形成栅极孔。 栅极绝缘层和栅极层形成在栅极孔中，并且栅极层被部分去除以分离成多条栅极线。 因此，本发明的集成电路装置能够解决在栅极线的隔离区域附近发生的问题。

公开(公告)号：KR101556641B1

公开(公告)日：2015-10-02

申请号：KR1020080138534

申请日：2008-12-31

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L21/8238

CPC classification number: H01L21/823842 ,  H01L21/82385

Abstract: 문턱전압을낮출수 있는듀얼게이트반도체장치의제조방법을개시한다. 본발명의듀얼게이트반도체장치의제조방법은서로다른도전형의모스트랜지스터들이형성될제1 영역및 제2 영역을구비하는반도체기판을제공하고, 상기반도체기판위에게이트유전막을형성한다. 상기게이트유전막위에제1 금속성도전층및 제2 금속성도전층을순차적으로형성한다. 상기제2 영역을마스크로가리고, 상기제1 영역의상기제1 금속성도전층에 제1 물질의이온주입을수행한다. 상기제1 영역의상기제2 금속성도전층을제거한다. 상기제1 영역의상기게이트유전막및 상기제1 금속성도전층및 상기제2 영역의상기게이트유전막, 상기제1 금속성도전층및 상기제2 금속성도전층을패터닝하여상기제1 영역의제1 게이트전극및 상기제2 영역의제2 게이트전극을형성한다.

公开(公告)号：KR1020120125017A

公开(公告)日：2012-11-14

申请号：KR1020110043039

申请日：2011-05-06

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  박홍배 ,  현상진 ,  강상범 ,  김재중

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/0886 ,  H01L21/823431 ,  H01L21/823821 ,  H01L29/66795 ,  H01L29/785

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve channel driving performance by reducing the length of a channel of a field effect transistor. CONSTITUTION: First and second active pins(101,102) are formed into one body with a substrate. The first and second active pins are perpendicularly protruded from the substrate. A gate insulating layer(120) is formed on the first and second active pins. A first gate metal(130) is formed while contacting the gate insulating layer. A second gate metal(140) contacts the first gate metal of formed on the first active pin. The first gate metal and the second gate metal comprise different material.

Abstract translation: 目的：提供半导体器件及其制造方法，以通过减小场效应晶体管的沟道的长度来改善沟道驱动性能。 构成：第一和第二有源引脚（101,102）与衬底形成一体。 第一和第二有源引脚从基板垂直突出。 栅极绝缘层（120）形成在第一和第二有源引脚上。 在与栅极绝缘层接触的同时形成第一栅极金属（130）。 第二栅极金属（140）接触形成在第一有源引脚上的第一栅极金属。 第一栅极金属和第二栅极金属包括不同的材料。

公开(公告)号：KR1020120022252A

公开(公告)日：2012-03-12

申请号：KR1020100085650

申请日：2010-09-01

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  현상진 ,  신유균 ,  박홍배 ,  이후용 ,  홍형석

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/092 ,  H01L21/28088 ,  H01L21/823842 ,  H01L29/161 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545

Abstract: PURPOSE: A method for manufacturing a MOS(Metal Oxide Semiconductor) transistor is provided to minimize gate line resistance by recessing a first work function metal layer to be below a top surface of a mold oxide layer. CONSTITUTION: Provided is a substrate(10) having a first active region(14) and a second active region(16). A dummy gate stack is formed on the first active region and the second active region. A spacer(30) is formed on a sidewall of the dummy gate stack. A source/drain region(34) is formed in the first active region. A mold dielectric film(40) is formed on the source/drain region.

Abstract translation: 目的：提供一种用于制造MOS（金属氧化物半导体）晶体管的方法，以通过将第一功函数金属层凹入到模具氧化物层的顶表面以下来最小化栅极线电阻。 构成：提供具有第一有源区（14）和第二有源区（16）的衬底（10）。 在第一有源区和第二有源区上形成虚拟栅叠层。 在虚拟栅极堆叠的侧壁上形成间隔物（30）。 源极/漏极区（34）形成在第一有源区中。 在源极/漏极区域上形成有模具电介质膜（40）。

公开(公告)号：KR1020110087087A

公开(公告)日：2011-08-02

申请号：KR1020100006553

申请日：2010-01-25

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  박홍배 ,  현상진 ,  신유균 ,  홍석훈 ,  나훈주 ,  홍형석

IPC: H01L27/092

CPC classification number: H01L27/092 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823871 ,  H01L23/485 ,  H01L27/0629 ,  H01L27/0805 ,  H01L27/0811 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/94 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A complementary metal oxide semiconductor(CMOS) transistor, a semiconductor device including the same, and a semiconductor module including thereof are provided to prevent diffusion of composite atoms of power supplying material by diffusion preventing materials, thereby enabling to protect an insulating material and adjust threshold voltage of the CMOS transistor using the diffusion preventing materials. CONSTITUTION: A first and second padding patterns(106,116) are successively laminated in a first region of a semiconductor substrate(50) in parallel with the upper surface of the semiconductor substrate. A third and fourth padding patterns(126,136) are successively laminated by forming a concave shape on the second padding pattern. A fifth padding pattern is surrounded by the third and fourth padding patterns and located on the fourth padding pattern. First and second laminate patterns are successively laminated in a second region of the semiconductor substrate in parallel with the upper surface of the semiconductor substrate. The third laminate pattern is extended from the upper surface of the second laminate pattern to the upper side of the semiconductor substrate by forming the concave shape on the second laminate pattern. A fourth laminate pattern is surrounded by the third laminate pattern and located on the third laminate pattern. The first padding and laminate patterns include insulating material. The second and third padding patterns and the second laminate pattern include diffusion preventing material. The fourth padding pattern and third laminate pattern includes a material for work function adjustment. The fifth padding pattern and fourth laminate pattern include power supplying material.

Abstract translation: 目的：提供互补金属氧化物半导体（CMOS）晶体管，包括该半导体器件的半导体器件及其半导体模块，以防止由扩散防止材料扩散供电材料的复合原子，从而能够保护绝缘材料和 使用防扩散材料调整CMOS晶体管的阈值电压。 构成：在半导体衬底（50）的与半导体衬底的上表面平行的第一区域中依次层叠第一和第二衬垫图案（106,116）。 通过在第二填充图案上形成凹形来连续地层叠第三和第四填充图案（126,136）。 第五填充图案由第三填充图案和第四填充图案包围并位于第四填充图案上。 第一层叠图案和第二层叠图案依次层叠在半导体衬底的与半导体衬底的上表面平行的第二区域中。 通过在第二叠层图案上形成凹形，第三叠层图案从第二叠层图案的上表面延伸到半导体衬底的上侧。 第四叠层图案被第三层叠图案包围并位于第三层叠图案上。 第一填料和层合图案包括绝缘材料。 第二和第三填充图案和第二层压图案包括防扩散材料。 第四衬垫图案和第三层压图案包括用于工作功能调整的材料。 第五填充图案和第四层叠图案包括供电材料。

公开(公告)号：KR100771923B1

公开(公告)日：2007-11-01

申请号：KR1020050084509

申请日：2005-09-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  신유균

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282

Abstract: SONOS 타입의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 반도체 기판의 표면 아래에 부분적으로 형성되고, 불순물이 도핑된 소스/드레인과, 상기 표면 아래의 상기 소스/드레인 사이에 위치하는 채널 영역을 갖는 반도체 기판을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 순차적으로 형성되는 터널 절연막, 전하 트랩막, 블로킹 절연막 및 게이트 전극을 포함한다. 여기서, 상기 전하 트랩막 및 상기 블로킹 절연막은 그들 모두가 AlxNy(또는 AlpNq)을 포함하거나, 상기 전하 트랩막 단독으로 AlxNy을 포함하거나, 상기 블로킹 절연막 단독으로 AlpNq을 포함할 수 있다.

公开(公告)号：KR1020070058165A

公开(公告)日：2007-06-08

申请号：KR1020050116496

申请日：2005-12-01

Applicant: 삼성전자주식회사

Inventor： 김창수 ,  박홍배

IPC: H01L27/04

CPC classification number: H01L27/0266 ,  H01L21/823456 ,  H01L29/0619 ,  H01L29/4238

Abstract: An electrostatic discharge protection device of a semiconductor device is provided to improve the electrostatic discharge protection characteristic and stability of an input/output circuit by simply changing a layout. At least one PMOS transistor(131) for an input buffer and at least one NMOS transistor(141) for an output buffer are connected to an input/output pad. A PMOS transistor(132) for electrostatic discharge protection of the input buffer runs in parallel with the PMOS transistor for the input buffer, having a plurality of finger structures including a gate electrode connected to a power terminal. An NMOS transistor(142) for electrostatic discharge protection of the output buffer runs in parallel with the NMOS transistor for the output buffer, having a plurality of finger structures including a gate electrode connected to a ground terminal. The length of the gate electrode of the transistors for electrostatic discharge protection of the input/output buffer is smaller than that of the gate electrode of the transistor for the input/output buffer. The gate length of the transistor for electrostatic discharge protection of the input/output buffer is not greater than 80 % of the gate length of the transistor for the input/output buffer.

Abstract translation: 提供半导体装置的静电放电保护装置，通过简单地改变布局来提高输入/输出电路的静电放电保护特性和稳定性。 用于输入缓冲器的至少一个PMOS晶体管（131）和用于输出缓冲器的至少一个NMOS晶体管（141）连接到输入/输出焊盘。 用于输入缓冲器的用于静电放电保护的PMOS晶体管（132）与用于输入缓冲器的PMOS晶体管并联，具有包括连接到电源端子的栅电极的多个指状结构。 用于输出缓冲器的用于静电放电保护的NMOS晶体管（142）与用于输出缓冲器的NMOS晶体管并联，具有包括连接到接地端子的栅电极的多个手指结构。 用于输入/输出缓冲器的用于静电放电保护的晶体管的栅电极的长度小于用于输入/输出缓冲器的晶体管的栅电极的栅电极的长度。 用于输入/输出缓冲器的静电放电保护晶体管的栅极长度不大于输入/输出缓冲器的晶体管栅极长度的80％。

公开(公告)号：KR100706784B1

公开(公告)日：2007-04-12

申请号：KR1020050072422

申请日：2005-08-08

Applicant: 삼성전자주식회사

Inventor： 김혜민 ,  신유균 ,  전인상 ,  강상범 ,  박홍배 ,  진범준

IPC: H01L27/092 ,  H01L21/335

CPC classification number: H01L21/823857 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78

Abstract: 고유전 물질로 이루어지는 게이트 유전막을 포함하는 반도체 장치 및 그 제조 방법에서, 반도체 장치는 NMOS 영역 및 NMOS 영역이 구분된 기판과, 상기 기판의 PMOS 영역 상에 형성되고 제1 게이트 산화막 패턴, 금속 산화막 패턴, 실리콘 질화막 패턴 및 제1 폴리실리콘 패턴이 적층된 구조를 갖는 제1 게이트 패턴 및 상기 기판의 NMOS 영역 상에 형성되고 제2 게이트 산화막 패턴 및 제2 폴리실리콘 패턴이 적층된 구조를 갖는 제2 게이트 패턴을 포함한다. 상기 반도체 장치는 PMOS 트랜지스터에서 페르미 레벨 피닝 현상이 충분히 감소되어 동작 특성이 향상된다.

公开(公告)号：KR1020070029895A

公开(公告)日：2007-03-15

申请号：KR1020050084509

申请日：2005-09-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  신유균

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/66833

Abstract: An SONOS type nonvolatile memory device and a manufacturing method thereof are provided to secure easily a trap site and to improve leakage current characteristics of a blocking insulating layer by using an AlxNy layer as the trap site and the blocking insulating layer. An SONOS type nonvolatile memory device comprises a semiconductor substrate(30), source/drain(34a,34b) in the substrate, a channel region(36) between the source/drain in the substrate, a tunnel insulating layer(10) on the channel region, a charge trap layer(12) on the tunnel insulating layer, a blocking insulating layer(14) on the charge trap layer, and a gate electrode on the blocking insulating layer. The charge trap layer and the blocking insulating layer contain AlxNy.

Abstract translation: 提供了一种SONOS型非易失性存储器件及其制造方法，通过使用Al x N y层作为捕获位置和阻挡绝缘层，容易地确保陷阱位置并提高阻挡绝缘层的漏电流特性。 SONOS型非易失性存储器件包括半导体衬底（30），衬底中的源极/漏极（34a，34b），衬底中源极/漏极之间的沟道区（36），在衬底上的沟道绝缘层（10） 沟道区域，隧道绝缘层上的电荷陷阱层（12），电荷陷阱层上的阻挡绝缘层（14）和阻挡绝缘层上的栅极电极。 电荷陷阱层和阻挡绝缘层含有Al x N y。