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公开(公告)号：KR1020150037146A
公开(公告)日：2015-04-08
申请号：KR1020130116458
申请日：2013-09-30
Applicant: 삼성전자주식회사
IPC: H01L21/304 , H01L21/20
CPC classification number: H01L21/6835 , H01L21/02013 , H01L21/02016 , H01L21/304 , H01L21/6836 , H01L21/768 , H01L21/76898 , H01L23/544 , H01L2221/68327 , H01L2221/6834 , H01L2221/68381 , H01L2223/54426 , H01L2223/5446 , H01L2223/54493 , H01L2224/11 , H01L2924/0002 , H01L2924/00
Abstract: 본발명의기술적사상은디바이스웨이퍼의후면그라인딩공정을위하여디바이스웨이퍼를캐리어웨이퍼에결합하는공정및 후면그라인딩이후에캐리어웨이퍼로부터디바이스웨이퍼를분리하는공정에서, 디바이스웨이퍼를정밀하게정렬하여결합하고, 용이하게결합및 분리를수행할수 있는웨이퍼가공방법및 그가공방법을이용한반도체소자제조방법을제공한다. 그웨이퍼가공방법은웨이퍼의전면(front side) 상에제1 자성물질을배치하고, 캐리어웨이퍼상에제2 자성물질을배치하되, 상기제1 자성물질과제2 자성물질의대향하는면들이서로반대의극성을갖도록상기제1 및제2 자성물질을배치하는단계; 상기제1 및제2 자성물질사이의자기적인력을이용하여상기웨이퍼를상기캐리어웨이퍼에정렬하여결합시키는단계; 상기웨이퍼의후면(back side)을박막화하는단계; 및상기캐리어웨이퍼로부터상기웨이퍼를분리하는단계;를포함한다.
Abstract translation: 本发明的技术思想是提供使用相同方法制造半导体器件的晶片处理方法和方法。 在将器件晶片与用于器件晶片的背面磨削工艺的载体晶片组合的过程中，以及在后研磨工艺之后将器件晶片与载体晶片分离的过程，晶片处理方法是精确地布置器件晶片 并结合，轻松地组合和分开。 晶片处理方法包括：将第一磁性材料配置在晶片的前侧的步骤，将第二磁性材料配置在载体晶片上，将第一和第二磁性材料配置成具有与第一磁性体相反的面 材料和具有相反极性的第二磁性材料; 将晶片布置在载体晶片上并通过使用第一和第二磁性材料之间的吸引力的磁力进行组合的步骤; 使晶片的背面变薄的步骤; 以及将晶片与载体晶片分离的步骤。
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公开(公告)号：KR1020030004804A
公开(公告)日：2003-01-15
申请号：KR1020010040486
申请日：2001-07-06
Applicant: 삼성전자주식회사
Inventor： 문형렬
IPC: H01L21/3065
Abstract: PURPOSE: A cathode of a plasma etch apparatus is provided to improve etch uniformity of a surface of a wafer without changing a total structure of the plasma etch apparatus. CONSTITUTION: A cathode(200) is formed with the first and the second cylinders forming concentricity. In addition, the cathode(200) can be formed with two or more cylinders. An RF(Radio Frequency) supply portion(220) applies a radio frequency to the cathode(200) through a match box(210). The first cylinder is formed at an edge portion of the cathode(200). The second cylinder is formed at a center portion of the cathode(200). The voltage applied to the first cylinder of the cathode(200) is lower than the voltage applied to the second cylinder of the cathode(200).
Abstract translation: 目的：提供等离子体蚀刻装置的阴极，以改善晶片表面的蚀刻均匀性，而不改变等离子体蚀刻装置的总体结构。 构成：阴极（200）形成有第一和第二圆柱体形成同心度。 此外，阴极（200）可以形成有两个或更多个气缸。 射频（射频）供应部分（220）通过匹配盒（210）将射频施加到阴极（200）。 第一气缸形成在阴极（200）的边缘部分。 第二圆筒形成在阴极（200）的中心部分。 施加到阴极（200）的第一气缸的电压低于施加到阴极（200）的第二气缸的电压。
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公开(公告)号：KR1020150133520A
公开(公告)日：2015-11-30
申请号：KR1020140060402
申请日：2014-05-20
Applicant: 삼성전자주식회사
IPC: H01L21/56 , H01L21/60 , H01L21/28 , H01L21/768
CPC classification number: H01L23/528 , H01L23/481 , H01L23/53228 , H01L23/53257 , H01L23/564 , H01L24/13 , H01L24/16 , H01L2224/0401 , H01L2224/05571 , H01L2224/13025 , H01L2224/131 , H01L2224/14181 , H01L2224/16146 , H01L2224/16225 , H01L2224/16237 , H01L2924/00012 , H01L2924/014
Abstract: 갈바닉부식(galvanic corrosion) 방지패턴을갖는반도체소자에관한것이다. 킵아웃존(keep out zone; KOZ)을갖는기판이배치된다. 상기기판상의상기킵 아웃존(KOZ)을벗어난곳에다수의배선들이형성된다. 상기킵 아웃존(KOZ) 내에형성되고상기기판을관통하는관통전극(TSV)이배치된다. 상기관통전극(TSV)과전기적으로절연되고상기킵 아웃존(KOZ) 내에형성되며상기관통전극(TSV)과다른도전성물질을갖는보호패턴이배치된다. 상기보호패턴의하단은상기관통전극(TSV)의하단보다높은레벨에형성된다.
Abstract translation: 本发明涉及包括电偶腐蚀防止图案的半导体器件。 配置了具有保留区（KOZ）的基板。 在基板上由KOZ形成多条电线。 在KOZ中形成贯通硅通孔（TSV）并通过衬底。 布置为与TSV电绝缘的保护图案，在KOZ中形成，并且具有与TSV的材料不同的导电材料。 保护图案的下侧形成在比TSV的下侧高的水平上。
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公开(公告)号：KR1020150054502A
公开(公告)日：2015-05-20
申请号：KR1020130137002
申请日：2013-11-12
Applicant: 삼성전자주식회사
IPC: H01L23/04
CPC classification number: H01L23/562 , H01L21/563 , H01L23/49816 , H01L23/49827 , H01L24/13 , H01L24/16 , H01L24/81 , H01L25/0657 , H01L2224/10135 , H01L2224/10165 , H01L2224/16146 , H01L2224/16225 , H01L2224/16227 , H01L2224/17181 , H01L2224/73204 , H01L2224/75251 , H01L2224/75734 , H01L2224/75753 , H01L2224/81141 , H01L2224/81191 , H01L2224/94 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06575 , H01L2225/06593 , H01L2924/0002 , H01L2924/15311 , H01L2924/00 , H01L2224/81
Abstract: 기판상에반도체칩이탑재된다. 상기반도체칩 상에서로떨어진제1 내지제3 자성체들(magnet)이형성된다. 상기제1 자성체및 상기제2 자성체는상기반도체칩의가장자리에가까울수 있다. 상기제3 자성체는상기반도체칩의중심에가까울수 있다. 상기제3 자성체는상기제1 자성체및 상기제2 자성체사이에형성된다.
Abstract translation: 半导体芯片安装在基板上。 在半导体芯片上形成有要分离的第一至第三磁性元件。 第一磁性元件和第二磁性元件靠近半导体芯片的边缘。 第三磁性元件靠近半导体芯片的中心。 第三磁性元件形成在第一磁性元件和第二磁性元件之间。
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公开(公告)号：KR1020150025582A
公开(公告)日：2015-03-11
申请号：KR1020130103249
申请日：2013-08-29
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H01L21/76898 , H01L21/6835 , H01L21/76802 , H01L21/76877 , H01L23/481 , H01L23/525 , H01L23/53238 , H01L24/02 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/13 , H01L24/14 , H01L2221/68327 , H01L2224/02311 , H01L2224/02381 , H01L2224/0239 , H01L2224/03614 , H01L2224/03912 , H01L2224/0401 , H01L2224/05666 , H01L2224/05681 , H01L2224/05687 , H01L2224/06182 , H01L2224/1145 , H01L2224/11452 , H01L2224/1146 , H01L2224/13022 , H01L2224/13082 , H01L2224/131 , H01L2224/13111 , H01L2224/13139 , H01L2224/13144 , H01L2224/13147 , H01L2224/13155 , H01L2224/13184 , H01L2224/1403 , H01L2224/14181 , H01L2924/13091 , H01L2924/00 , H01L2924/04941 , H01L2924/01074 , H01L2924/00014 , H01L2924/04953 , H01L2924/0496 , H01L2924/01029 , H01L2924/014 , H01L2924/01047 , H01L2924/01028 , H01L2924/01079
Abstract: 기판 내 및 전면 상에 하나 이상의 단위 소자를 형성하고, 상기 하나 이상의 단위 소자와 이격되어 상기 기판을 수직으로 관통하고, 오목부를 포함하는 후면 단부를 갖는 관통 비아 구조체를 형성하고, 상기 기판의 전면 및 상기 관통 비아 구조체의 전면 단부 상에 상기 하나 이상의 단위 소자 및 상기 관통 비아 구조체의 전면 단부와 전기적으로 연결되는 내부 회로를 형성하고, 상기 기판의 전면 상에 상기 관통 비아 구조체의 전면 단부와 전기적으로 연결되는 전면 범프를 형성하고, 상기 기판의 후면 상에 상기 관통 비아 구조체의 후면 단부와 전기적으로 연결되는 재배선 금속층을 형성하고, 및 상기 재배선 금속층과 전기적으로 연결되는 후면 범프를 형성하는 것을 포함하는 반도체 소자 제조 방법이 제안된다.
Abstract translation: 提出一种制造半导体器件的方法，其包括：在衬底和前侧形成至少一个单元器件，形成具有与单元器件分离的后端部的TSV结构，垂直地穿过衬底，并且包括 形成与TSV结构的前端部电连接的内部电路和TSV结构的前端部和基板的前侧的单元装置，形成电连接的前凸块 形成基板前侧的TSV结构的前端部，形成与衬底背面的TSV结构的背面端部电连接的再分布留置金属层，形成背面凸块， 电连接到再分布金属层。
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公开(公告)号：KR1020150016798A
公开(公告)日：2015-02-13
申请号：KR1020130092691
申请日：2013-08-05
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L23/48 , H01L23/544
CPC classification number: H01L22/34 , H01L21/76898
Abstract: 본 발명의 실시 예에 따른 반도체 장치의 제조 방법은: 스크라이브 레인에 의하여 분리되는 복수의 셀 영역들을 포함하는 기판을 제공하고; 상기 스크라이브 레인 내에 상기 기판의 제 1 면으로부터 제 1 면에 대향하는 제 2 면으로 향하는 그루브를 형성하고; 상기 그루브 내에 제 1 절연막, 제 1 배리어막 및 제 2 절연막을 순차적으로 형성하고; 상기 그루브 내에 상기 제 2 절연막을 관통하고 상기 제 1 배리어막을 노출하는 제 1 및 제 2 테스트 홀들을 형성하고; 상기 제 1 및 제 2 테스트 홀들 내에 제 2 배리어막 및 금속층을 순차적으로 형성하고; 그리고 상기 금속층, 상기 제 1 및 제 2 배리어막들을 식각하여 상기 제 1 절연막을 노출하고, 상기 제 1 및 제 2 테스트 홀들 내에 제 1 테스트 관통 전극 및 제 2 테스트 관통 전극을 각각 형성한다. 본 발명의 실시 예에 따른 반도체 장치의 제조 방법에 의하면, 기판의 제 2 면에 대한 씨닝 공정 및 백사이드 프로세스를 수행하지 않고도 실리콘 관통 전극의 전기적 테스트를 수행할 수 있다.
Abstract translation: 根据本发明的实施例的半导体器件的制造方法包括以下步骤：提供包括通过划线分隔的多个单元区域的基板; 形成从所述基板的第一表面朝向所述划线中的所述第一表面的第二表面的凹槽; 在所述槽中依次形成第一绝缘层，第一阻挡层和第二绝缘层; 形成穿过所述第二绝缘层并暴露所述凹槽中的所述第一阻挡层的第一和第二测试孔; 在第一和第二测试孔中依次形成金属层和第二阻挡层; 通过蚀刻金属层和第一和第二阻挡层来暴露第一绝缘层; 并且分别在第一和第二测试孔中通过电极形成第一测试和通过电极的第二测试。 根据本发明的半导体器件的制造方法，通过电穿孔硅电路，不对基板的第二面进行薄化处理和背面处理。
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