公开(公告)号：KR101502584B1

公开(公告)日：2015-03-17

申请号：KR1020080101607

申请日：2008-10-16

Applicant: 삼성전자주식회사

Inventor： 심선일 ,  허성회 ,  장영관 ,  김진호 ,  이수연 ,  문희창

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: G11C5/02 ,  G11C5/063 ,  G11C8/14 ,  G11C16/0483 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578

Abstract: 3차원 구조의 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 제 1 워드 라인들이 적층된 제 1 워드 라인 스택들, 제 1 워드 라인들과 평행한 제 2 워드 라인들이 적층된 제 2 워드 라인 스택들, 제 1 워드 라인들을 연결하는 제 1 연결 라인들 및 제 2 워드 라인들을 연결하는 제 2 연결 라인들을 포함하되, 제 1 연결 라인들 각각은, 동일층에 위치하는 제 1 워드 라인들을 연결하고, 제 2 연결 라인들 각각은, 동일층에 위치하는 제 2 워드 라인들을 연결하며, 한 쌍의 제 1 워드 라인 스택들 사이에는, 적어도 하나의 제 2 워드 라인 스택이 배치된다.
3차원, 워드 라인, 핑거 구조

公开(公告)号：KR101589275B1

公开(公告)日：2016-01-27

申请号：KR1020090016406

申请日：2009-02-26

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  문희창 ,  최시영 ,  이명범 ,  김한수 ,  조후성 ,  김기현

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11575

Abstract: 3차원구조의비휘발성메모리장치의제조방법이제공된다. 비휘발성메모리장치의제조방법은반도체기판상에, 서로다른식각율을갖는제 1 및제 2 절연막들이적어도 2층이상번갈아적층된스택구조물을형성하고, 제 1 및제 2 절연막들을관통하여, 반도체기판과연결된활성기둥들을형성하고, 활성기둥들사이에스택구조물을관통하는트렌치들을형성하여, 라인형스택구조물들을형성하고, 서로인접한라인형스택구조물들에걸쳐, 라인형스택구조물들의상면들과접촉하는수평지지대들을형성하고, 제 2 절연막들을제거하여, 제 1 절연막들사이에개구부들을형성하고, 개구부들내에국소적으로도전패턴들을형성하는것을포함한다.

公开(公告)号：KR1020100063385A

公开(公告)日：2010-06-11

申请号：KR1020080121886

申请日：2008-12-03

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  이명범 ,  문희창 ,  김한수 ,  김진균 ,  김기현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11575 ,  H01L27/0688 ,  H01L21/28273 ,  H01L21/67075 ,  H01L21/76224 ,  H01L27/2463

Abstract: PURPOSE: A non-volatile memory device is provided to support an edge part of laminated gate electrodes by forming support stands on a contact area. CONSTITUTION: A semiconductor substrate includes a memory cell area(MR) and a contact area(CR). An activity post(PL) is perpendicularly extended about the semiconductor substrate. A gate electrode(WL) is extended from the memory area to the contact area. A plurality of support stands(SP) penetrates the gate electrode. The support stand is formed into an insulating material or a semiconductor material.

Abstract translation: 目的：提供一种非易失性存储器件，用于通过在接触区域上形成支撑架来支撑层压栅电极的边缘部分。 构成：半导体衬底包括存储单元区域（MR）和接触区域（CR）。 活动柱（PL）围绕半导体衬底垂直延伸。 栅极电极（WL）从存储区延伸到接触区域。 多个支撑架（SP）穿过栅电极。 支撑架形成为绝缘材料或半导体材料。

公开(公告)号：KR1020100042454A

公开(公告)日：2010-04-26

申请号：KR1020080101607

申请日：2008-10-16

Applicant: 삼성전자주식회사

Inventor： 심선일 ,  허성회 ,  장영관 ,  김진호 ,  이수연 ,  문희창

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: G11C5/02 ,  G11C5/063 ,  G11C8/14 ,  G11C16/0483 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578 ,  H01L27/0688

Abstract: PURPOSE: A nonvolatile memory device is provided to prevent a potential difference among a word line, a channel, and a source/drain region by applying different voltages to adjacent word lines. CONSTITUTION: First word line stacks comprise laminated first word lines(WL1). Second word line stacks comprise laminated second word lines(WL2). First connection lines connect the first word lines which are positioned on the same layer. Second connection lines connect the second word lines which are positioned on the same layer. At least one second word line stack is arranged between a pair of first word line stacks.

Abstract translation: 目的：提供非易失性存储器件，以通过对相邻字线施加不同的电压来防止字线，沟道和源/漏区之间的电位差。 构成：第一字线堆叠包括层叠的第一字线（WL1）。 第二字线堆叠包括层叠的第二字线（WL2）。 第一连接线连接位于同一层上的第一个字线。 第二连接线连接位于同一层上的第二字线。 至少一个第二字线堆叠被布置在一对第一字线堆叠之间。

公开(公告)号：KR1020120113338A

公开(公告)日：2012-10-15

申请号：KR1020110030998

申请日：2011-04-05

Applicant: 삼성전자주식회사

Inventor： 황성민 ,  이운경 ,  권영진 ,  이태희 ,  문희창

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L29/7827 ,  H01L27/0688 ,  H01L29/7926

Abstract: PURPOSE: A vertical memory device and a manufacturing method thereof are provided to improve a threshold voltage distribution of a transistor including a channel by constantly controlling the depth of impurities injected to a channel through an expose pad area. CONSTITUTION: A channel(120) is extended in a first direction which is vertical to a substrate. A first impurity area(120a) is adjacent to a gate electrode. A pad(130a) is formed on a buried film pattern(125) and a channel. Gate structures(165) are separately arranged on the substrate in the first direction and include a tunnel insulation layer(142), a blocking layer(146), and a gate electrode(160). [Reference numerals] (AA) 1 direction; (BB) 2 direction; (CC) 3 direction

Abstract translation: 目的：提供垂直存储器件及其制造方法，以通过不断地控制通过曝光焊盘区域注入到沟道中的杂质的深度来改善包括沟道的晶体管的阈值电压分布。 构成：通道（120）在与基板垂直的第一方向上延伸。 第一杂质区域（120a）与栅电极相邻。 衬垫（130a）形成在掩埋膜图案（125）和沟道上。 栅极结构（165）在第一方向上分别布置在衬底上，并且包括隧道绝缘层（142），阻挡层（146）和栅电极（160）。 （标号）（AA）1方向; （BB）2方向; （CC）3方向

公开(公告)号：KR1020110012806A

公开(公告)日：2011-02-09

申请号：KR1020090070678

申请日：2009-07-31

Applicant: 삼성전자주식회사

Inventor： 문희창 ,  김한수 ,  조원석 ,  장재훈 ,  김기현

IPC: H01L27/115 ,  H01L21/8247 ,  G11C16/00

CPC classification number: H01L27/11578 ,  H01L27/11582 ,  H01L29/792 ,  H01L29/7926 ,  H01L21/31051 ,  H01L21/76224 ,  H01L21/76256 ,  H01L21/823487

Abstract: PURPOSE: A flash memory device in a vertical channel structure is provided to improve the reliability of the device by reducing a contact resistance between a channel region and a wiring. CONSTITUTION: A substrate(110) includes a main surface which is expanded to a first direction. A channel region(120) is expanded to a second direction which is perpendicular to the first direction on the substrate. A gate insulating film(130) is formed around the channel region. A memory cell string includes a plurality of transistors(164, 166, 168) which is successively formed along the second direction. A bit-line(180) is in connection with one transistor among a plurality of transistors.

Abstract translation: 目的：提供一种垂直通道结构的闪速存储器件，通过降低通道区域和布线之间的接触电阻来提高器件的可靠性。 构成：衬底（110）包括扩展到第一方向的主表面。 沟道区域（120）扩展到在衬底上垂直于第一方向的第二方向。 栅极绝缘膜（130）围绕沟道区形成。 存储单元串包括沿着第二方向连续形成的多个晶体管（164,166,168）。 位线（180）与多个晶体管中的一个晶体管连接。

公开(公告)号：KR101834930B1

公开(公告)日：2018-03-06

申请号：KR1020110010306

申请日：2011-02-01

Applicant: 삼성전자주식회사

Inventor： 임주영 ,  이운경 ,  심재주 ,  문희창 ,  황성민

IPC: H01L27/115 ,  G11C5/02 ,  G11C5/06 ,  G11C16/04

CPC classification number: G11C16/0483 ,  G11C5/025 ,  G11C5/063 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11575 ,  H01L27/11582

Abstract: 수직구조의비휘발성메모리소자가제공된다. 본발명의일 실시예에따른비휘발성메모리소자는, 셀어레이영역이정의된기판; 셀어레이영역의가장자리에위치하는더미패턴; 및더미패턴을덮으면서기판상에수직으로적층되고, 더미패턴상에서더미패턴이형성된위치가나타나도록, 변화하는적어도하나의연장방향을가지면서연장되는복수의도전라인들;을포함한다.

Abstract translation: 提供了一种垂直非易失性存储器件。 根据本发明实施例的非易失性存储器件包括：衬底，在衬底上限定单元阵列区域; 位于单元阵列区域的边缘处的虚拟图案; 以及至少一个延伸方向垂直延伸的多个导线，其在虚拟图案上形成虚设图案的位置在覆盖虚设图案时垂直出现在划线板上。

公开(公告)号：KR101812260B1

公开(公告)日：2017-12-28

申请号：KR1020100102559

申请日：2010-10-20

Applicant: 삼성전자주식회사

Inventor： 문희창 ,  황성민 ,  이운경

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/11556 ,  H01L29/7926

Abstract: 3차원반도체기억소자및 그제조방법을제공한다. 이소자에따르면, 셀게이트들이적층되고, 최상위의셀 게이트상부에서로옆으로이격된복수의제1 스트링선택게이트들이배치될수 있다. 수직형활성패턴이각 제1 스트링선택게이트와그 아래에적층된셀 게이트들을연속적으로관통할수 있다. 다층유전막이각 수직형활성패턴의측벽과, 셀및 제1 스트링게이트들사이에개재될수 있다. 제1 보충도전패턴이각 제1 스트링선택게이트의일 측면에접촉될수 있다.

Abstract translation: 提供了一种三维半导体存储器件及其制造方法。 根据本发明，单元栅极被堆叠，并且可以布置在最上面的单元栅极之上横向间隔开的多个第一串选择栅极。 垂直有源图案可以连续穿透堆叠在其下方的每个第一串选择栅极和单元栅极。 可以在每个垂直有源图案的侧壁，单元和第一串栅极之间插入多层电介质膜。 第一辅助导电图案可以在每个第一串选择栅极的一侧上接触。

公开(公告)号：KR101511764B1

公开(公告)日：2015-04-13

申请号：KR1020080121886

申请日：2008-12-03

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  이명범 ,  문희창 ,  김한수 ,  김진균 ,  김기현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11575

Abstract: 3차원구조의비휘발성메모리장치가제공된다. 비휘발성메모리장치는메모리셀 영역및 콘택영역들을포함하는반도체기판, 메모리셀 영역에서, 반도체기판에대해수직으로신장된활성기둥들, 메모리영역에서콘택영역으로연장되며, 활성기둥들을가로지르는복수개의게이트전극들및 콘택영역에서, 반도체기판에대해수직으로신장되어게이트전극들을관통하는복수개의지지대들을포함한다.

Abstract translation: 提供三维非易失性存储器件。 一种非易失性存储器件包括：半导体衬底，包括存储单元区域和接触区域;有源柱体，垂直于存储单元区域中的半导体衬底延伸;多个有源柱体，从存储区域延伸到接触区域; 在栅电极和接触区域中，多个支撑件垂直于半导体衬底延伸并穿过栅电极。

公开(公告)号：KR1020120041009A

公开(公告)日：2012-04-30

申请号：KR1020100102559

申请日：2010-10-20

Applicant: 삼성전자주식회사

Inventor： 문희창 ,  황성민 ,  이운경

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/11556 ,  H01L29/7926 ,  H01L27/0688 ,  H01L21/823475 ,  H01L21/823487

Abstract: PURPOSE: A three dimensional semiconductor memory device and a fabricating method thereof are provided to minimize the resistance increase of a first string selector gate by contacting a first supplement conductive pattern to one side of the first string selector gate. CONSTITUTION: A laminated structure includes first string selector gates(SSG1) which are separated to side. A vertical active pattern consecutively passes through the first string selector gate and cell gates(CG). The cell gates are laminated under the first string selector gate. A multilayer dielectric layer is interposed between a sidewall of the vertical active pattern and the first string gates. A first supplement conductive pattern(175a1) is touched with one side of the first string selector gate.

Abstract translation: 目的：提供三维半导体存储器件及其制造方法，以通过使第一补充导电图案与第一串选择器栅极的一侧接触来最小化第一串选择器栅极的电阻增加。 构成：层叠结构包括分为两侧的第一串选择器门（SSG1）。 垂直有源图案连续地通过第一串选择器门和单元门（CG）。 电池栅极层叠在第一串选择栅下。 多层介电层介于垂直有源图案的侧壁和第一串栅之间。 第一补充导电图案（175a1）在第一串选择器门的一侧被触摸。