公开(公告)号：KR1020120003311A

公开(公告)日：2012-01-10

申请号：KR1020100064088

申请日：2010-07-02

Applicant: 삼성전자주식회사

Inventor： 장현우 ,  김봉수 ,  임채호 ,  민효선

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/105 ,  H01L27/10814 ,  H01L27/10885 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/6656 ,  H01L21/76876

Abstract: PURPOSE: A semiconductor device, a manufacturing method thereof, a semiconductor module including the same, and an electronic system are provided to reduce parasitic capacitance of a bit lien by forming a bit line spacer with a first offset insulation pattern. CONSTITUTION: A substrate(110) includes a cell area and a peripheral area. A peripheral gate structure(400) is formed on a bit lien structure(300) and a peripheral area. A bit line structure is formed on the cell are. A bit line first offset spacer(372) is formed on both sides of the bit line structure. A peripheral gate first offset spacer, a peripheral gate second offset spacer, and a peripheral gate spac-er are formed on both sides of the peripheral gate structure.

Abstract translation: 目的：提供半导体器件及其制造方法，包括该半导体器件的半导体模块和电子系统，以通过形成具有第一偏移绝缘图案的位线间隔物来减小位留置的寄生电容。 构成：衬底（110）包括电池区域和周边区域。 外围栅极结构（400）形成在位留置结构（300）和周边区域上。 在单元格上形成位线结构。 位线第一偏移间隔物（372）形成在位线结构的两侧。 外围栅极第一偏移间隔物，外围栅极第二偏移间隔物和外围栅极间隔形成在外围栅极结构的两侧。

公开(公告)号：KR1020170084749A

公开(公告)日：2017-07-21

申请号：KR1020160003788

申请日：2016-01-12

Applicant: 삼성전자주식회사

Inventor： 민효선 ,  김윤재 ,  신수호 ,  한성희

IPC: H01L21/033 ,  H01L21/311 ,  H01L21/32

CPC classification number: H01L21/30604 ,  H01L21/0337 ,  H01L21/26506 ,  H01L21/283 ,  H01L21/3085 ,  H01L21/3086 ,  H01L21/32139 ,  H01L21/76895 ,  H01L21/8221 ,  H01L27/10823 ,  H01L27/10894

Abstract: 본발명의일 실시예에따른반도체장치의제조방법은셀 영역및 주변회로영역을포함하는기판의상기주변회로영역상에차례로제 1 절연패턴및 식각정지패턴을형성하는것, 평면적관점에서, 상기기판의상기셀 영역상에제 1 방향으로연장하고서로평행한제 1 부분들및 한쌍의상기제 1 부분들을연결하고, 상기식각정지패턴의일측벽의일부및 상기제 1 절연패턴의일 측벽의일부를덮는제 2 부분을포함하는제 1 마스크패턴을형성하는것, 상기기판상에상기식각정지패턴및 상기제 1 마스크패턴을덮는제 2 절연막을형성하는것, 상기식각정지패턴의일부분및 상기제 2 절연막의일부분을차례로식각하여, 상기제 2 부분을노출시키는것, 상기식각정지패턴의나머지부분은상기기판의상기주변회로영역상에서제 2 마스크패턴을정의하고및 상기제 2 부분을제거하여, 상기제 1 부분들을서로분리하는것을포함할수 있다.

Abstract translation: 用于根据本发明haneungeot形成在订单上的外围电路区和衬底的包括单元区域和外围电路区域中的蚀刻停止图案的第一绝缘图案的一个实施方式的半导体装置的制造，在平面视图中的方法，所述衬底 在对某gisel区域的第一方向延伸并连接所述第一部分和一对彼此平行的所述第一部分，并且所述部分中的一个壁的一部分和一个侧壁的第一绝缘图案的服装，所述蚀刻停止图案 在衬底上形成第二绝缘层，第二绝缘层覆盖蚀刻停止图案和第一掩模图案;在第二绝缘层上形成第二绝缘层， 蚀刻停止图案的第二部分在衬底的外围电路区上限定第二掩模图案并去除第二部分， 1，

公开(公告)号：KR101720721B1

公开(公告)日：2017-03-28

申请号：KR1020100064088

申请日：2010-07-02

Applicant: 삼성전자주식회사

Inventor： 장현우 ,  김봉수 ,  임채호 ,  민효선

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/105 ,  H01L27/10814 ,  H01L27/10885 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/6656

Abstract: 셀비트라인과주변게이트가동일한레벨에서형성되나상이한스페이서두께를가지는반도체소자와그 제조방법, 및그것을포함하는반도체모듈및 전자시스템이제공된다. 상기반도체소자는, 셀영역과주변영역을포함하고, 소자분리영역에의하여활성영역이정의되는기판과, 상기셀 영역에서기판의표면아래에형성되고, 상기활성영역과교차되는셀 게이트구조체와, 상기셀 영역에서기판의표면위에형성되고, 적어도양측에비트라인오프셋스페이서를포함하는비트라인구조체및 상기주변영역에서기판의표면위에형성되고, 적어도양측에주변게이트오프셋스페이서및 주변게이트스페이서를포함하는주변게이트구조체로구성될수 있다.

Abstract translation: 所述细胞位线和包围该栅极被提供有一个半导体元件及其制造方法，和半导体模块以及包括该电子系统，但它有不同的厚度在同一水平所形成的隔片构成。 和半导体元件，所述单元区域和所述基板包括周边区域，并且由器件隔离区所限定的有源区中，在单元区，单元栅结构跨越有源区中的衬底的表面之下形成， 其中，在所述单元区域的所述基板的表面上形成，其形成于所述位线结构的基板和至少两个侧部偏移间隔的周边区域包括所述位线的表面上，包括一个环绕栅极偏移间隔物和至少两个侧部的外围栅极间隔体 外围门结构。